CN219420747U - 一种迟滞电路、上电复位电路及闪速存储器 - Google Patents

Abstract

本实用新型涉及集成电路技术领域，具体公开了一种迟滞电路、上电复位电路及闪速存储器，其中，迟滞电路包括第一与门、第一或非门及第二或非门；第一与门的输出端与第一或非门的第一输入端连接，第一或非门的输出端与第二或非门的第一输入端连接，第一或非门的第二输入端与第二或非门的输出端连接，第二或非门的输出端为迟滞电路的输出端；第一与门的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，第二或非门的第二输入端连接第一上电信号A的反相信号A(‑)；该迟滞电路能使得上电复位电路在电源电压的一个上电和下电周期中自动实现复位有效、复位放开及迟滞切换至复位有效过程，具有结构简单、迟滞效果可靠、直观可调的特点。

Description

一种迟滞电路、上电复位电路及闪速存储器

技术领域

本申请涉及集成电路技术领域，具体而言，涉及一种迟滞电路、上电复位电路及闪速存储器。

背景技术

在芯片上电的过程中，为了避免产生故障，需要对电源电压进行采样，以确保电源电压在正常工作范围内，同时基于采样信号输出复位信号，对芯片的其他模块进行初始化复位。这是上电复位电路的基本功能。

通常，上电复位电路会在电源电压未达到电路第一正常工作阈值电压点V1之前，输出低电平信号，表示复位有效，对其他模块进行复位。在电源电压超过V1之后，输出高电平信号，即复位放开。电路第一正常工作阈值电压点V1接近正常工作电源电压或与正常工作电源电压相等。

上电复位电路在复位放开之后，监测到电源电压低于第二正常工作阈值电压点V2时才会重新使复位有效。由于电源噪声等外部环境的影响，电源电压容易产生一定程度的波动。为了避免在电源波动中出现异常复位，通常会将V2的电压设置为低于V1的电压，此即上电复位电路的迟滞功能。

现有的上电复位电路的迟滞功能一般采用正反馈电路来实现，需要用到放大器等模拟电路，存在结构复杂、占用面积大的缺点，且在集成电路的制造工艺或电路的工作环境发生变化时，上电复位电路的可靠性变差。针对上述问题，目前尚未有有效的技术解决方案。

实用新型内容

本申请的目的在于提供一种迟滞电路、上电复位电路及闪速存储器，以简化原有上电复位电路中的迟滞电路的结构，从而提高上电复位电路的可靠性及闪速存储器的精细化程度。

第一方面，本申请提供了一种迟滞电路，所述迟滞电路包括第一与门、第一或非门及第二或非门；所述第一与门的输出端与所述第一或非门的第一输入端连接，所述第一或非门的输出端与第二或非门的第一输入端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第二或非门的输出端为所述迟滞电路的输出端；

所述第一与门的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，所述第二或非门的第二输入端连接第一上电信号A的反相信号A(-)。

本申请提供的迟滞电路，仅采用逻辑门组成，受控于第一上电信号A和第二上电信号B，能便捷地控制输出信号的迟滞切换至复位有效，能满足上电复位电路的使用需求。

第二方面，本申请还提供了一种上电复位电路，包括迟滞电路、分压采样电路、第一复位信号输入电路及第二复位信号输入电路，所述迟滞电路包括第一与门、第一或非门及第二或非门；所述第一与门的输出端与所述第一或非门的第一输入端连接，所述第一或非门的输出端与第二或非门的第一输入端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第二或非门的输出端为所述上电复位电路的输出端；

所述第一与门的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，所述第二或非门的第二输入端连接第一上电信号A的反相信号A(-)；

所述第一复位信号输入电路的输入端及所述第二复位信号输入电路的输入端与所述分压采样电路连接，所述第一复位信号输入电路用于输出所述第一上电信号A和所述反相信号A(-)，所述第二复位信号输入电路用于输出所述第二上电信号B。

本申请的上电复位电路中的迟滞电路仅采用逻辑门组成，受控于第一上电信号A和第二上电信号B，使得本申请的上电复位电路在电源电压的一个上电和下电周期中自动实现复位有效、复位放开及迟滞切换至复位有效的过程，具有结构简单、迟滞效果可靠的特点。

所述的上电复位电路，其中，所述分压采样电路包括具有多个串联的上电电阻的电阻组，所述电阻组的两端分别连接电压源和接地，所述第一复位信号输入电路的输入端及所述第二复位信号输入电路的输入端分别与不同邻近的所述上电电阻之间的连接处连接。

所述的上电复位电路，其中，所述第一复位信号输入电路的输入端和第二复位信号输入电路的输入端之间间隔一个所述上电电阻。

在该示例中，第一复位信号输入电路的输入端和第二复位信号输入电路的输入端之间的上电电阻的大小、数量可根据迟滞需要进行调节，如需增强迟滞效果便增加两者之间的上电电阻的数量或增大两者之间的上电电阻的阻值即可，具有迟滞效果直观调节的特点。

所述的上电复位电路，其中，所述第一复位信号输入电路的输入端与电压源之间至少间隔一个所述上电电阻。

所述的上电复位电路，其中，所述上电电阻为三个或以上。

所述的上电复位电路，其中，所述电压源为VCC。

所述的上电复位电路，其中，所述第一复位信号输入电路包括第一反相器和第二反相器，所述第一反相器的输入端和输出端分别与所述分压采样电路及所述第二反相器的输入端连接，所述第二反相器的输出端与所述第一与门的第一输入端连接以为所述迟滞电路提供所述第一上电信号A；所述第一反相器的输出端还与所述第二或非门的第二输入端连接以为所述迟滞电路提供所述反相信号A(-)。

所述的上电复位电路，其中，所述第二复位信号输入电路包括第三反相器和第四反相器，所述第三反相器的输入端和输出端分别与所述分压采样电路及所述第四反相器的输入端连接，所述第四反相器的输出端与所述第一与门的第二输入端连接以为所述迟滞电路提供所述第二上电信号B。

第三方面，本申请还提供了一种闪速存储器，包括第二方面提供的上电复位电路。

由上可知，本申请提供了一种迟滞电路、上电复位电路及闪速存储器，其中，本申请的上电复位电路中的迟滞电路仅采用逻辑门组成，受控于第一上电信号A和第二上电信号B，使得本申请的上电复位电路在电源电压的一个上电和下电周期中自动实现复位有效、复位放开及迟滞切换至复位有效的过程，具有结构简单、迟滞效果可靠、直观可调的特点。

附图说明

图1为本申请实施例提供的迟滞电路的结构示意图。

图2为本申请实施例提供的上电复位电路的结构示意图。

图3本申请实施例提供的上电复位电路运行时的电压变化示意图。

附图标记：100、迟滞电路；200、分压采样电路；300、第一复位信号输入电路；400、第二复位信号输入电路；101、第一与门；102、第一或非门；103、第二或非门；201、上电电阻；301、第一反相器；302、第二反相器；401、第三反相器；402、第四反相器。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

第一方面，请参照图1，本申请一些实施例提供了一种迟滞电路，迟滞电路包括第一与门101、第一或非门102及第二或非门103；第一与门101的输出端与第一或非门102的第一输入端连接，第一或非门102的输出端与第二或非门103的第一输入端连接，第一或非门102的第二输入端与第二或非门103的输出端连接，第二或非门103的输出端为迟滞电路的输出端；

第一与门101的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，第二或非门103的第二输入端连接第一上电信号A的反相信号A(-)。

具体地，本申请实施例的迟滞电路基于逻辑门组成，具有结构简单、功能稳定、占用面积小的特点；其中，该迟滞电路通过第一上电信号A和第二上电信号B触发运行（反相信号A(-)可以是基于第一上电信号A连接反相器产生的信号，还可以其他与第一上电信号A呈反相关系的信号），即通过第一上电信号A和第二上电信号B在高低电平之间的切换（置1或置0）过程来改变输出端的输出信号OUT，且输出信号OUT升起和下降的条件不对称而产生迟滞。

需要说明的是，由于分压原理，在输出信号OUT升起的操作流程中，第一上电信号A由低电平切换至高电平的时序先于第二上电信号B由低电平切换至高电平的时序；在输出信号OUT下降的操作流程中，第一上电信号A由高电平切换至低电平的时序晚于第二上电信号B由高电平切换至低电平的时序，因此，本申请实施例的迟滞电路中各个信号的变化过程如下表1和表2所示（由上至下为递进的时序变化过程），其中，输出信号OUT升起的操作流程对应于上电复位电路的上电（复位有效切换至复位放开）过程，输出信号OUT下降的操作流程对应于上电复位电路的下电（复位放开迟滞切换至复位有效）过程。

表1 迟滞电路的输出信号OUT在上电过程中的电平变化表

表2 迟滞电路的输出信号OUT在下电过程中的电平变化表

由表1可见，在上电过程中，输出信号OUT在第二上电信号B跳转为高电平时上电；由表2可见，在下电过程中，输出信号OUT并非是在第二上电信号B跳转为低电平时掉电，而是在第一上电信号A也跳转为低电平时掉电，使得输出信号OUT上电和下电过程具有不对称条件而实现输出信号OUT的迟滞调节。

本申请实施例提供的迟滞电路，仅采用逻辑门组成，受控于第一上电信号A和第二上电信号B，能便捷地控制输出信号OUT的迟滞切换至复位有效，能满足上电复位电路的使用需求。

第二方面，请参照图2，本申请一些实施例还提供了一种上电复位电路，包括迟滞电路100、分压采样电路200、第一复位信号输入电路300及第二复位信号输入电路400，迟滞电路100包括第一与门101、第一或非门102及第二或非门103；第一与门101的输出端与第一或非门的第一输入端连接，第一或非门102的输出端与第二或非门103的第一输入端连接，第一或非门102的第二输入端与第二或非门103的输出端连接，第二或非门103的输出端为上电复位电路的输出端，用于输出POR（power on reset）信号；

第一与门101的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，第二或非门103的第二输入端连接第一上电信号A的反相信号A(-)；

第一复位信号输入电路300的输入端及第二复位信号输入电路400的输入端与分压采样电路200连接，第一复位信号输入电路300用于输出第一上电信号A和反相信号A(-)，第二复位信号输入电路400用于输出第二上电信号B。

具体地，分压采样电路200、第一复位信号输入电路300及第二复位信号输入电路400组合下产生了满足表1和表2时序变化要求的第一上电信号A和第二上电信号B，即在分压采样电路200充电过程中，第一上电信号A由低电平切换至高电平的时序先于第二上电信号B由低电平切换至高电平的时序；在分压采样电路200放电过程中，第一上电信号A由高电平切换至低电平的时序晚于第二上电信号B由高电平切换至低电平的时序。

更具体地，如图3所示，POR信号在分压采样电路200的电压上升到触发第二复位信号输入电路400输出高电平的第二上电信号B时瞬间拉起输出，并在分压采样电路200的电压下降到触发第一复位信号输入电路300输出低电平的第一上电信号A时瞬间下降至0，能可靠地实现具有迟滞特性的上电复位过程。

本申请实施例的上电复位电路中的迟滞电路100仅采用逻辑门组成，受控于第一上电信号A和第二上电信号B，使得本申请实施例的上电复位电路在电源电压的一个上电和下电周期中自动实现复位有效、复位放开及迟滞切换至复位有效过程，具有结构简单、迟滞效果可靠的特点。

在一些优选的实施方式中，分压采样电路200包括具有多个串联的上电电阻201的电阻组，电阻组的两端分别连接电压源和接地，第一复位信号输入电路300的输入端及第二复位信号输入电路400的输入端分别与不同邻近的上电电阻201之间的连接处连接。

具体地，串联的电阻能产生压降，使得连接于不同位置的第一复位信号输入电路300及第二复位信号输入电路400具有不同的触发电压，故能使得第一复位信号输入电路300及第二复位信号输入电路400在分压采样电路200输出一路电压的情况下错开触发点电压。

在一些优选的实施方式中，第一复位信号输入电路300的输入端和第二复位信号输入电路400的输入端之间间隔一个上电电阻201。

具体地，第一复位信号输入电路300的输入端和第二复位信号输入电路400的输入端之间的上电电阻201的大小、数量可根据迟滞需要进行调节，如需增强迟滞效果便增加两者之间的上电电阻201的数量或增大两者之间的上电电阻201的阻值即可，具有迟滞效果直观调节的特点；而在实际使用过程中，设置一个上电电阻201便能基于分压原理错开第一上电信号A和第二上电信号B的变化时序来实现迟滞效果，以在满足迟滞效果的前提下缩小电路占用面积。

在一些优选的实施方式中，第一复位信号输入电路300的输入端与电压源之间至少间隔一个上电电阻201。

具体地，上述设置方式能避免第一复位信号输入电路300输入的电压过大而击穿其内器件，换个角度来说也能选用尺寸更小的器件，以减小整个电路的面积。

在一些优选的实施方式中，上电电阻201为三个或以上。

在一些优选的实施方式中，电压源为VCC。

在一些优选的实施方式中，第一复位信号输入电路300包括第一反相器301和第二反相器302，第一反相器301的输入端和输出端分别与分压采样电路200及第二反相器302的输入端连接，第二反相器302的输出端与第一与门101的第一输入端连接以为迟滞电路100提供第一上电信号A；第一反相器301的输出端还与第二或非门103的第二输入端连接以为迟滞电路100提供反相信号A(-)。

在一些优选的实施方式中，第二复位信号输入电路400包括第三反相器401和第四反相器402，第三反相器401的输入端和输出端分别与分压采样电路200及第四反相器402的输入端连接，第四反相器402的输出端与第一与门101的第二输入端连接以为迟滞电路100提供第二上电信号B。

具体地，上述结构能便捷地产生第一上电信号A、反相信号A(-)及第二上电信号B，具有制作成本低、信号产生稳定的特点。

在一些优选的实施方式中，分压采样电路200中可用互补金属氧化物半导体场效应晶体管（CMOS FET）来实现，或混合使用CMOS FET和电阻等无源器件以对电源电压进行分压。

第三方面，本申请一些实施例还提供了一种闪速存储器，包括第二方面提供的上电复位电路。

综上，本申请实施例提供了一种迟滞电路、上电复位电路及闪速存储器，其中，本申请实施例的上电复位电路中的迟滞电路100仅采用逻辑门组成，受控于第一上电信号A和第二上电信号B，使得本申请实施例的上电复位电路在电源电压的一个上电和下电周期中自动实现复位有效、复位放开及迟滞切换至复位有效过程，具有结构简单、迟滞效果可靠、直观可调的特点。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种迟滞电路，其特征在于，所述迟滞电路包括第一与门、第一或非门及第二或非门；所述第一与门的输出端与所述第一或非门的第一输入端连接，所述第一或非门的输出端与第二或非门的第一输入端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第二或非门的输出端为所述迟滞电路的输出端；

所述第一与门的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，所述第二或非门的第二输入端连接第一上电信号A的反相信号A(-)。

2.一种上电复位电路，其特征在于，包括迟滞电路、分压采样电路、第一复位信号输入电路及第二复位信号输入电路，所述迟滞电路包括第一与门、第一或非门及第二或非门；所述第一与门的输出端与所述第一或非门的第一输入端连接，所述第一或非门的输出端与第二或非门的第一输入端连接，所述第一或非门的第二输入端与所述第二或非门的输出端连接，所述第二或非门的输出端为所述上电复位电路的输出端；

所述第一与门的第一输入端和第二输入端分别连接第一上电信号A和第二上电信号B，所述第二或非门的第二输入端连接第一上电信号A的反相信号A(-)；

所述第一复位信号输入电路的输入端及所述第二复位信号输入电路的输入端与所述分压采样电路连接，所述第一复位信号输入电路用于输出所述第一上电信号A和所述反相信号A(-)，所述第二复位信号输入电路用于输出所述第二上电信号B。

3.根据权利要求2所述的上电复位电路，其特征在于，所述分压采样电路包括具有多个串联的上电电阻的电阻组，所述电阻组的两端分别连接电压源和接地，所述第一复位信号输入电路的输入端及所述第二复位信号输入电路的输入端分别与不同邻近的所述上电电阻之间的连接处连接。

4.根据权利要求3所述的上电复位电路，其特征在于，所述第一复位信号输入电路的输入端和第二复位信号输入电路的输入端之间间隔一个所述上电电阻。

5.根据权利要求3所述的上电复位电路，其特征在于，所述第一复位信号输入电路的输入端与电压源之间至少间隔一个所述上电电阻。

6.根据权利要求3所述的上电复位电路，其特征在于，所述上电电阻为三个或以上。

7.根据权利要求3所述的上电复位电路，其特征在于，所述电压源为VCC。

8.根据权利要求2所述的上电复位电路，其特征在于，所述第一复位信号输入电路包括第一反相器和第二反相器，所述第一反相器的输入端和输出端分别与所述分压采样电路及所述第二反相器的输入端连接，所述第二反相器的输出端与所述第一与门的第一输入端连接以为所述迟滞电路提供所述第一上电信号A；所述第一反相器的输出端还与所述第二或非门的第二输入端连接以为所述迟滞电路提供所述反相信号A(-)。

9.根据权利要求2所述的上电复位电路，其特征在于，所述第二复位信号输入电路包括第三反相器和第四反相器，所述第三反相器的输入端和输出端分别与所述分压采样电路及所述第四反相器的输入端连接，所述第四反相器的输出端与所述第一与门的第二输入端连接以为所述迟滞电路提供所述第二上电信号B。

10.一种闪速存储器，其特征在于，包括如权利要求2-9任一项所述的上电复位电路。