CN218976665U - 一种大功率SiC-MOS的栅极驱动电路 - Google Patents

Abstract

本实用新型公开一种大功率SiC‑MOS的栅极驱动电路，属于第三代功率半导体应用的技术领域，该栅极驱动电路包括：PMOS管和NMOS管，所述PMOS管和NMOS管的栅极经并联后为驱动信号输入端，PMOS管的源极和NMOS管的漏极分别串联有电阻且各所述电阻的另一端经并联后为放大后驱动信号输出端；将所述驱动信号输入端连接至栅极驱动器的PWM驱动信号端，驱动信号输出端连接至SiC‑MOS栅极；PWM驱动信号经驱动信号输入端至驱动信号输出端进行放大，同时设置有充放电回路，以达到提高SiC‑MOS的栅极驱动功率和开关速度的目的。

Description

一种大功率SiC-MOS的栅极驱动电路

技术领域

本实用新型属于第三代功率半导体应用的技术领域，具体而言，涉及一种大功率SiC-MOS的栅极驱动电路。

背景技术

随着SiC-MOS应用产品的的功率和频率的提高，特别是采用很多大功率设备，采用SiC-MOS并联的方式来实现，对SiC-MOS的栅极驱动功率也要求跟着提高。而栅极驱动器在具备足够的驱动能力能确保SiC-MOS完全导通，同时实现更快的开关速度。

由于SiC-MOS的总驱动平均功率取决于开关频率、栅极电荷及任何置于栅极上的电容、栅极电压摆动以及并联SiC-MOS的数量，因此，针对SiC-MOS栅极驱动电路需对其改进，以提高SiC-MOS的栅极驱动功率和开关速度。

实用新型内容

鉴于此，为了解决现有技术存在的上述问题，本实用新型的目的在于提供一种大功率SiC-MOS的栅极驱动电路以达到提高SiC-MOS的栅极驱动功率和开关速度的目的。

本实用新型所采用的技术方案为：一种大功率SiC-MOS的栅极驱动电路，该栅极驱动电路包括：

PMOS管和NMOS管，所述PMOS管和NMOS管的栅极经并联后为驱动信号输入端，PMOS管的源极和NMOS管的漏极分别串联有电阻且各所述电阻的另一端经并联后为驱动信号输出端；所采用的PMOS管和NMOS管，开启与关断的时间仅仅是寄生电容充放电的时间，这个时间很容易控制到nS级，更有利于SiC-MOS更高开关频率下的工作特性；

将所述驱动信号输入端连接至栅极驱动器的PWM驱动信号端，驱动信号输出端连接至SiC-MOS栅极；PWM驱动信号经驱动信号输入端至驱动信号输出端进行放大。

进一步地，所述驱动信号输出端连接有栅极驱动电容，且栅极驱动电容的另一端接地，一方面，可以增大栅极的驱动功率并减少Cgd/Cgs电容比率，可以消除栅极电压振荡形成的噪声；另一方面，可减少SiC-MOS的误导通。

进一步地，所述SiC-MOS栅极连接有钳位电路并通过钳位电路接地；所述钳位电路包括：两个反向串联的钳位二极管，用于栅极保护，并避免SiC-MOS出现过电压现象。

进一步地，所述栅极驱动器采用单通道隔离式栅极驱动器，栅极驱动器输出的PWM驱动信号再经PMOS管和NMOS管组成的推挽驱动电路对PWM信号进行放大。

进一步地，所述栅极驱动器的CLAMP引脚通过电阻连接至所述SiC-MOS栅极，将SiC-MOS的栅极连接到内部钳位，以防止米勒电流造成假接通。

进一步地，所述PMOS管的漏极电压VCC范围在+30v～+80V之间，以提高栅极驱动所需的功率。

进一步地，所述NMOS管的源极电压VEE范围在-10v～0V之间，当NMOS管导通时，相当柵极与地之间增加一个低阻抗低感回路，以更快对SiC-MOS输入电容放电，从而缩短开关时间，降低开关损耗。

进一步地，所述SiC-MOS栅极为至少两个SiC-MOS经并联后的栅极端点。

本实用新型的有益效果为：

1.采用本实用新型所提供的大功率SiC-MOS的栅极驱动电路，其通过并联的PMOS管和NMOS管组成推挽驱动电路，以将栅极驱动器的PWM驱动信号进行放大，同时，能够对SiC-MOS并联后的输入电容进行充电和放电控制，进而通过增大栅极电容的充电电流，以此来提高栅极驱动所需的功率；另一方面，SiC-MOS的关断速度也取决于栅极前端的驱动电路，驱动电路采用较大的负电压，可达到更快对SiC-MOS输入电容放电，从而缩短开关时间，降低开关损耗。

附图说明

图1是本实用新型提供的大功率SiC-MOS的栅极驱动电路的整体电路示意图；

图2是本实用新型提供的大功率SiC-MOS的栅极驱动电路中SiC-MOS的输入电容Ciss构成示意图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

实施例1

名词解释：SiC-MOS也称为SiC-MOSFET、碳化硅场效应管或SiC-MOS管。PMOS管也称为P型MOS管；NMOS管也称为N型MOS管。

如图1的电路图所示，在本实施例中具体提供了一种大功率SiC-MOS的栅极驱动电路，旨在通过该栅极驱动电路来提高SiC-MOS栅极驱动所需的功率，同时，缩短开关时间，降低开关损耗，该栅极驱动电路包括：采用推挽式设计的PMOS管(T1)和NMOS管(T2)，所述PMOS管(T1)和NMOS管(T2)的栅极经并联后为驱动信号输入端，在PMOS管(T1)的源极串联有电阻R4，在NMOS管(T2)的漏极串联有电阻R5，且将电阻R4和电阻R5的另一端经并联后为驱动信号输出端。其中，栅极驱动器采用单通道隔离式栅极驱动器，栅极驱动器的CLAMP引脚通过电阻R3连接至所述SiC-MOS栅极，栅极驱动器的VCC1引脚连接至5V电源，栅极驱动器的IN+和IN-引脚分别串接电阻R1和电阻R2后连接至PWM驱动信号输入端，栅极驱动器的VCC2引脚通过电容C4串接接地，栅极驱动器的VEE2引脚连接至-VC1端。

将所述驱动信号输入端连接至栅极驱动器的PWM驱动信号端(即栅极驱动器的OUT引脚)，驱动信号输出端连接至SiC-MOS栅极；由PMOS管(T1)和NMOS管(T2)并联形成推挽驱动电路，PWM驱动信号经驱动信号输入端至驱动信号输出端进行放大。上述的SiC-MOS栅极是指由两个SiC-MOS(Q1和Q2)经并联后的栅极端点，具体的并联电路为：SiC-MOS(Q1)与SiC-MOS(Q2)的栅极并联，SiC-MOS(Q1)与SiC-MOS(Q2)的漏极并联后的端点通过电感L1串联至VHUS+电压端，图1中，LS1和LS2为SiC-MOS等效器件内部的寄生电感。

本驱动电路中在栅极和源极之间设计电容C5，电容C5的一端连接至驱动信号输出端，且电容C5的另一端接地。电容C5可到达的作用为：①可以增大栅极的驱动功率并减少Cgd/Cgs电容比率，可以消除栅极电压振荡形成的噪声；②减少SiC-MOS的误导通。

基于上述的栅极驱动电路，通过单通道隔离式栅极驱动器驱动SiC-MOS，该芯片控制SiC-MOS开通时，具有可选择门极电压：15V或18V作为门限值，可以配置为较好的载流能力；该芯片控制SiC-MOS关断时，可以输出负电压关断，以保证SiC-MOS可靠关断，减少误触发导通的机率。

由PMOS管(T1)和NMOS管(T2)所组成的推挽驱动电路，可实现SiC-MOS(Q1与Q2)总的输入电容充电和放电控制，具体原理如下：

当PWM信号为低电平，PMOS管(T1)导通且NMOS管(T2)截止，由PMOS管(T1)、电阻R4、电容C5(栅极驱动电容)以及SiC-MOS(Q1与Q2)的总输入电容Ciss构成的充电回路，而SiC-MOS是电压型驱动的器件，驱动过程就是栅极电压的建立过程，是通过对栅源及栅漏之间的电容充电来实现的，如图2所示，总输入电容Ciss＝Cgs+Cgd(其中Cgs为栅源之间电容，Cgd为栅漏之间电容)，栅极输入电容的总充电电量可表示为Qg。

驱动功率大小取决于所使用的SiC-MOS的总充电电量为Qg，而Qg与SiC-MOS的充电所需平均电流有关，如下公式：

Ig＝Qg/ton---------式1

其中，Ig是SiC-MOS的Vgs增大至超过Vth(SiC-MOS的阈值电压)达到最大驱动电压Vdrv期间(时间为on)时，SiC-MOSFET器件充电所需的平均电流。

由式1，得Qg＝Ig*ton---------式2

进而，栅极驱动所需的功率Psw＝(Freq*Qg*Vgs(total)*N)---------式3

其中，Psw是平均功率，Freq是开关频率，Qg是总充电电量，Vgs(total)是总栅极电压摆动，N是SiC-MOS的并联数量；

由式2和式3可知增大栅极电容的充电电流Ig可以提高驱动功率，在图1电路中，PMOS管(T1)与所加的漏极电压VCC来提高Ig值，漏极电压VCC选用较高的电压(+30v到+80v范围)远大于栅极驱动器的驱动输出电压(如+15V)，当PMOS管(T1)导通时，漏极电压VCC经电阻R4对电容C5和SiC-MOS的总输入电容Ciss充电，由于一开始电容两端的电压为0，所以漏极电压VCC的电压通过PMOS管(T1)都在加在电阻R4上，因漏极电压VCC远远大于栅极驱动器的电压，因此，SiC-MOS器件可以获得较大的电流Ig，从而提高栅极驱动所需的功率Psw。

当PWM信号为高电平时，PMOS管(T1)截止且NMOS管(T2)导通，由SiC-MOS的总输入电容Ciss、电容C5、电阻R5以及NMOS管(T2)构成放电回路；SiC-MOS的关断速度也取决于栅极前端的驱动电路，NMOS管(T2)作为放电回路的开关管，其漏极所加为源极电压VEE(负电压)，NMOS管的源极电压VEE范围在-10v～0V之间，由于采用较大的负电压，可达到更快对SiC-MOS的输入电容及电容C5放电，从而缩短开关时间，降低开关损耗。

实施例2

为实现栅极保护，在实施例1的驱动电路中设计钳位电路，即本驱动电路在SiC-MOS栅极设置由钳位二极管DZ4和钳位二极管DZ5组成的钳位电路，所述SiC-MOS栅极连接有钳位电路并通过钳位电路接地；所述钳位电路包括：两个反向串联的钳位二极管，分别为钳位二极管DZ4和钳位二极管DZ5。钳位二极管DZ4用于钳位栅源正电压，在PMOS管(T1)在导通时，漏极电压VCC通过PMOS管(T1)、电阻R4加到SiC-MOS栅极的电压远大于SiC-MOS的最大驱动电压Vdrv，通过钳位二极管DZ4钳位SiC-MOS(Q1，Q2)的栅压在最大驱动电压以下；另一方面，在NMOS管(T2)在导通时，源极电压VEE(-10V到0V)通过NMOS管(T2)、电阻R5加到SiC-MOS栅极的负电压过大，通过钳位二极管DZ5用于钳位栅源负电压，可避免SiC-MOS(Q1，Q2)过负压，同时，SiC-MOS在关闭时，负压钳位也可确保SiC-MOS在任何接地反弹事件，以保证dV_Ds/dt的瞬变期间保持关闭。

需要说明的是，流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。

应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(CPLD)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种大功率SiC-MOS的栅极驱动电路，其特征在于，该栅极驱动电路包括：PMOS管和NMOS管，所述PMOS管和NMOS管的栅极经并联后为驱动信号输入端，PMOS管的源极和NMOS管的漏极分别串联有电阻且各所述电阻的另一端经并联后为驱动信号输出端；

将所述驱动信号输入端连接至栅极驱动器的PWM驱动信号端，驱动信号输出端连接至SiC-MOS栅极；PWM驱动信号经驱动信号输入端至驱动信号输出端进行放大。

2.根据权利要求1所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述驱动信号输出端连接有栅极驱动电容，且栅极驱动电容的另一端接地。

3.根据权利要求1所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述SiC-MOS栅极连接有钳位电路并通过钳位电路接地；所述钳位电路包括：两个反向串联的钳位二极管。

4.根据权利要求1所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述栅极驱动器采用单通道隔离式栅极驱动器。

5.根据权利要求4所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述栅极驱动器的CLAMP引脚通过电阻连接至所述SiC-MOS栅极。

6.根据权利要求1所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述PMOS管的漏极电压VCC范围在+30v～+80V之间。

7.根据权利要求1所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述NMOS管的源极电压VEE范围在-10v～0V之间。

8.根据权利要求1所述的大功率SiC-MOS的栅极驱动电路，其特征在于，所述SiC-MOS栅极为至少两个SiC-MOS经并联后的栅极端点。

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