CN218975442U - 一种芯片双面互连封装结构 - Google Patents
一种芯片双面互连封装结构 Download PDFInfo
- Publication number
- CN218975442U CN218975442U CN202223480166.7U CN202223480166U CN218975442U CN 218975442 U CN218975442 U CN 218975442U CN 202223480166 U CN202223480166 U CN 202223480166U CN 218975442 U CN218975442 U CN 218975442U
- Authority
- CN
- China
- Prior art keywords
- chip
- substrate
- package body
- plastic package
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本实用新型公开了一种芯片双面互连封装结构，包括衬底、设置于所述衬底下方的第一塑封体以及设置于所述衬底上方的第二塑封体，所述第二塑封体上连接有介质层，所述第一塑封体中设有第一芯片，所述第二塑封体中设有第二芯片。所述衬底中设有相对分布在所述第一芯片左右两侧的第一通孔，所述第一通孔中设有导电块，所述导电块的下方连接有位于所述第一塑封体中的第一布线层，所述导电块的上方连接有位于所述第二塑封体中的第二布线层，所述第一芯片通过引线与右侧的第一布线层连接，所述第二芯片的背面与右侧的第二布线层连接。本实用新型形成的芯片双面互连结构，可以使双面互连封装产片实现小型化，同时芯片数量扩充性更高、集成度更好。
Description
技术领域
本实用新型涉及半导体技术领域，尤其涉及一种芯片双面互连封装结构。
背景技术
传统的双面互连封装技术是芯片背面贴在引线框架上，芯片正面通过布线连接到相邻框架，使芯片正面与相邻引线框架芯片背面连通实现芯片互连，此方法能够实现在相邻两个芯片的平面互连，但芯片贴于引线框上，使得封装结构的整体厚度偏厚，不利于产品的薄型化，且很容易出现因引线框的变形而导致的产品变形，同时，引线框的面积限制了芯片的面积和数量。总之，传统芯片互连封装后的产品体积较大且芯片封装数量和面积受限于引线框架。
实用新型内容
本实用新型的目的在于克服现有技术中芯片双面互连技术芯片封装数量和面积受限于引线框的问题，提供了一种芯片双面互连封装结构。
本实用新型的目的是通过以下技术方案来实现的：
主要提供一种芯片双面互连封装结构，所述封装结构包括衬底、设置于所述衬底下方的第一塑封体以及设置于所述衬底上方的第二塑封体，所述第二塑封体上连接有介质层，所述第一塑封体中设有第一芯片，所述第二塑封体中设有第二芯片；
所述衬底中设有相对分布在所述第一芯片左右两侧的第一通孔，所述第一通孔中设有导电块，所述导电块的下方连接有位于所述第一塑封体中的第一布线层，所述导电块的上方连接有位于所述第二塑封体中的第二布线层，所述第一芯片通过引线与右侧的第一布线层连接，所述第二芯片的背面与右侧的第二布线层连接；
所述第二布线层上方的第二塑封体中设有第二通孔，所述第二通孔中设有与所述介质层连接的第三布线层，所述第三布线层以及第二芯片上方的介质层中设有第三通孔，所述第三通孔中填充引脚金属。
作为一优选项，一种芯片双面互连封装结构，与第二芯片连接的第二布线层的长度大于所述第二芯片的长度。
作为一优选项，一种芯片双面互连封装结构，所述衬底的上下两侧均设有绝缘层。
作为一优选项，一种芯片双面互连封装结构，所述衬底为硅衬底。
作为一优选项，一种芯片双面互连封装结构，所述导电块为铜导电块。
作为一优选项，一种芯片双面互连封装结构，所述第一芯片的正面通过引线与第一布线层连接。
作为一优选项，一种芯片双面互连封装结构，所述第一芯片的背面与所述左侧的第一布线层连接。
作为一优选项，一种芯片双面互连封装结构，第三布线层包括铜柱。
作为一优选项，一种芯片双面互连封装结构，所述引脚金属为铜引脚。
作为一优选项，一种芯片双面互连封装结构，所述引脚金属上方设有焊盘。
需要进一步说明的是，上述各选项对应的技术特征在不冲突的情况下可以相互组合或替换构成新的技术方案。
与现有技术相比，本实用新型有益效果是：
本实用新型通过在衬底中制作第一通孔，并在第一通孔中设有金属导电块，在衬底下方的第一芯片通过引线键合连接下部的第一布线层，在衬底上侧的第二芯片焊接在衬底上方的第二布线层上，第一布线层和第二布线层通过金属导电块连通，从而实现第一芯片和第二芯片的互连，该封装应用衬底的结构，采用芯片的上下堆叠，减少了引线框架的使用，避免了左右引线框连接时变形而导致的产品变形，相比传统的双面互连平行结构，能够充分利用衬底下方的空间，能够扩充更多的芯片，集成度更好，有利于器件的小型化。
附图说明
图1为本实用新型实施例示出的一种芯片双面互连封装结构；
图2为本实用新型实施例示出的扩展芯片的连接示意图。
图中：1、衬底；2、第一塑封体；3、第二塑封体；4、介质层；5、第一芯片；6、第二芯片；11、第一通孔；12、导电块；13、第一布线层；14、第二布线层；51、引线；31、第二通孔；32、第三布线层；41、第三通孔；42、引脚金属；7、绝缘层；43、焊盘；8、第三芯片；9、第四芯片；10、第四布线层。
具体实施方式
下面结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，属于“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
此外，下面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
在一示例性实施例中，提供一种芯片双面互连封装结构，参见图1，所述封装结构包括衬底1、设置于所述衬底1下方的第一塑封体2以及设置于所述衬底1上方的第二塑封体3，所述第二塑封体3上连接有介质层4，所述第一塑封体2中设有第一芯片5，所述第二塑封体3中设有第二芯片6；
所述衬底1中设有相对分布在所述第一芯片5左右两侧的第一通孔11，所述第一通孔11中设有导电块12，所述导电块12的下方连接有位于所述第一塑封体2中的第一布线层13，所述导电块12的上方连接有位于所述第二塑封体3中的第二布线层14，所述第一芯片5通过引线51与右侧的第一布线层13连接，所述第二芯片6的背面与右侧的第二布线层14连接；
所述第二布线层14上方的第二塑封体3中设有第二通孔31，所述第二通孔31中设有与所述介质层4连接的第三布线层32，所述第三布线层32以及第二芯片6上方的介质层中设有第三通孔41，所述第三通孔41中填充引脚金属42。
在一个示例中，与第二芯片6连接的第二布线层14的长度大于所述第二芯片6的长度。
具体地，通过在衬底1中制作第一通孔11，并在第一通孔11中设有金属导电块12，导电块12的上下分别连接有第一布线层13和第二布线层14，其中，在衬底1下方的第一芯片5通过引线51键合连接下方的第一布线层13，在衬底1上侧的第二芯片6焊接在衬底1上方的第二布线层14上，第一布线层13和第二布线层14通过金属导电块12连通，从而实现第一芯片5和第二芯片6的互连，该封装应用衬底1的结构，采用芯片的上下堆叠，减少了引线框架的使用，避免了左右引线框连接时变形而导致的产品变形，相比传统的双面互连平行结构，能够充分利用衬底下方的空间，能够扩充更多的芯片，不受限于引线框架的面积，集成度更好，有利于器件的小型化。
在一个示例中，所述衬底1的上下两侧均设有绝缘层7，对上下芯片实现电隔离。
在一个示例中，所述衬底1为硅衬底。
在一个示例中，所述导电块12为铜导电块。
在一个示例中，第三布线层32包括铜柱。所述引脚金属42为铜引脚。
在一个示例中，所述引脚金属42上方设有焊盘43。
现简单说明该封装结构的制备过程：
S1、在衬底1上下两侧分别沉积绝缘介质，形成绝缘层7；
S2、在衬底1中制作第一通孔11，第一通孔11贯穿包括绝缘层7在内的衬底1；
S3、在第一通孔11中填入金属形成金属导电块12，然后在衬底1的下侧制作种子层，种子层制作完成后金属电镀形成金属条后去除多余的种子层，得到第一布线层13；
S4、将第一芯片5通过金属引线51连接焊盘后，并制作形成第一塑封体2；
S5、在衬底1的上侧制作种子层，种子层制作完成后金属电镀形成金属条后去除多余的种子层，得到第二布线层14，其中右侧金属条(第二布线层14)长度需大于即将焊接在上面的第二芯片6的宽度；
S6、对第二芯片6粘贴在右侧金属条上，同时进行第二次塑封，形成第二塑封体3，塑封完成后在左右两端的金属条(第二布线层14)处进行开孔，得到第二通孔31，并在第二通孔31中制作连接金属(第三布线层32)；
S7、在第二塑封体3上方沉积介质层4后分别对左右两端连接金属(第三布线层32)和第二芯片6焊盘处进行开孔(即第三通孔41)；
S8、在第三通孔41中填充金属(即引脚金属42)后，制作焊盘43，得到封装结构。
在一个示例中，所述第一芯片5的正面通过引线51与第一布线层13连接，具体地，下方芯片5的正面通过打线方式与第一布线层13连接。
在一个示例中，所述第一芯片5的背面与所述左侧的第一布线层13连接。
具体地，如图2所示，给出了该封装结构扩展芯片时的连接示意，其中，左侧的第二芯片6通过一个第四布线层10连接到第三芯片8的背面，第三芯片8的正面通过引线与其上方的第四芯片9连接，如此实现了上下芯片、左右芯片之间的互连，相比传统的互连方式，更能扩展更多芯片，更易实现小型化设计。
以上具体实施方式是对本实用新型的详细说明，不能认定本实用新型的具体实施方式只局限于这些说明，对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演和替代，都应当视为属于本实用新型的保护范围。
Claims (10)
1.一种芯片双面互连封装结构，其特征在于，所述封装结构包括衬底(1)、设置于所述衬底(1)下方的第一塑封体(2)以及设置于所述衬底(1)上方的第二塑封体(3)，所述第二塑封体(3)上连接有介质层(4)，所述第一塑封体(2)中设有第一芯片(5)，所述第二塑封体(3)中设有第二芯片(6)；
所述衬底(1)中设有相对分布在所述第一芯片(5)左右两侧的第一通孔(11)，所述第一通孔(11)中设有导电块(12)，所述导电块(12)的下方连接有位于所述第一塑封体(2)中的第一布线层(13)，所述导电块(12)的上方连接有位于所述第二塑封体(3)中的第二布线层(14)，所述第一芯片(5)通过引线(51)与右侧的第一布线层(13)连接，所述第二芯片(6)的背面与右侧的第二布线层(14)连接；
所述第二布线层(14)上方的第二塑封体(3)中设有第二通孔(31)，所述第二通孔(31)中设有与所述介质层(4)连接的第三布线层(32)，所述第三布线层(32)以及第二芯片(6)上方的介质层中设有第三通孔(41)，所述第三通孔(41)中填充引脚金属(42)。
2.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，与第二芯片(6)连接的第二布线层(14)的长度大于所述第二芯片(6)的长度。
3.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述衬底(1)的上下两侧均设有绝缘层(7)。
4.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述衬底(1)为硅衬底。
5.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述导电块(12)为铜导电块。
6.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述第一芯片(5)的正面通过引线(51)与第一布线层(13)连接。
7.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述第一芯片(5)的背面与所述第一布线层(13)连接。
8.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，第三布线层(32)包括铜柱。
9.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述引脚金属(42)为铜引脚。
10.根据权利要求1所述的一种芯片双面互连封装结构，其特征在于，所述引脚金属(42)上方设有焊盘(43)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202223480166.7U CN218975442U (zh) | 2022-12-26 | 2022-12-26 | 一种芯片双面互连封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202223480166.7U CN218975442U (zh) | 2022-12-26 | 2022-12-26 | 一种芯片双面互连封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN218975442U true CN218975442U (zh) | 2023-05-05 |
Family
ID=86156604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202223480166.7U Active CN218975442U (zh) | 2022-12-26 | 2022-12-26 | 一种芯片双面互连封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN218975442U (zh) |
-
2022
- 2022-12-26 CN CN202223480166.7U patent/CN218975442U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5530292A (en) | Semiconductor device having a plurality of chips | |
| JP3543955B2 (ja) | チップ型固体電解コンデンサ | |
| CN103229293A (zh) | 半导体芯片封装、半导体模块及其制造方法 | |
| CN102842557A (zh) | 一种封装结构及其制造方法 | |
| CN103050467A (zh) | 封装结构及其制造方法 | |
| KR100914987B1 (ko) | 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지 | |
| CN218975442U (zh) | 一种芯片双面互连封装结构 | |
| CN103066048A (zh) | 具有支撑体的封装基板、封装结构及其制法 | |
| CN111799188A (zh) | 一种利用tsv和tgv的减薄晶圆封装工艺 | |
| WO2012129822A1 (zh) | 带有绝缘体填充的阱结构的封装基板及其制造方法 | |
| CN110970414A (zh) | 一种多芯片封装结构及制造方法 | |
| CN103489847A (zh) | 一种用于元器件组装的pga/bga三维结构及其制作方法 | |
| CN116031168A (zh) | 一种芯片封装结构及其制备方法 | |
| CN115881556A (zh) | 一种芯片双面互连封装方法 | |
| CN211017065U (zh) | 测试结构 | |
| KR20010061796A (ko) | 스택형 메모리 모듈 및 그의 제조 방법 | |
| CN112908971A (zh) | 一种半导体封装结构及其制造方法、半导体器件 | |
| CN115424980B (zh) | 一种芯片双面互连的堆叠封装方法 | |
| CN112928107A (zh) | 一种半导体封装结构及其制造方法、半导体器件 | |
| CN219163394U (zh) | 一种双芯片封装结构 | |
| CN219203152U (zh) | 一种三维集成扇出型封装单元及封装结构 | |
| CN205984940U (zh) | 双向集成埋入式芯片重布线pop封装结构 | |
| CN115064488B (zh) | 一种芯片互连封装结构及其制备方法 | |
| CN218957721U (zh) | 一种芯片双面互连的堆叠封装结构 | |
| CN219163398U (zh) | 一种多芯片3d封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |