CN218587164U - 锁相环 - Google Patents

Abstract

本实用新型提供一种锁相环，涉及电子技术领域，包括：鉴相器、压控振荡器和加法器；鉴相器和压控振荡器通过加法器连接；加法器用于将接收到的目标高斯噪声与鉴相器输出的第一信号进行叠加，获得第二信号，并将第二信号输入至压控振荡器；其中，目标高斯噪声的带宽和幅度是预设的。本实用新型提供的锁相环，能在保持锁相环的环路参数固定且不影响锁相环输出信号中固有的超低相位噪声的情况下，实现锁相环输出信号中的相位噪声可调，进而能实现对锁相环输出信号中的相位噪声对与锁相环输出端连接的器件的影响的验证。

Description

锁相环

技术领域

本实用新型涉及电子技术领域，尤其涉及一种锁相环。

背景技术

锁相环路是一种反馈控制电路，简称锁相环(Phase-Locked Loop，PLL)。锁相环可以基于外部输入的参考信号对环路内部振荡信号的频率和相位进行控制。锁相环在工作过程中，在输出信号的频率与输入信号的频率相等的情况下，输出电压与输入电压可以保持固定的相位差值，即输出电压与输入电压的相位被锁住。锁相环通常由鉴相器(PhaseDetector，PD)、环路滤波器(Loop Filter，LF)和压控振荡器(Voltage ControlledOscillator，VCO)三部分组成。

相位噪声(Phase noise)，指系统(如各种射频器件)在各种噪声的作用下引起的系统输出信号相位的随机变化，是衡量锁相环频稳质量的重要指标。

现有技术中，锁相环输出信号中的相位噪声是固定的，上述相位噪声通常与锁相环的器件参数相关。在锁相环输出信号中的相位噪声固定的情况下，难以验证上述相位噪声对与锁相环输出端连接的器件的影响。因此，如何实现锁相环输出信号中的相位噪声可调是本领域亟待解决的技术问题。

实用新型内容

本实用新型提供一种锁相环，用以解决现有技术中锁相环输出信号中的相位噪声固定的缺陷，实现锁相环输出信号中的相位噪声可调。

本实用新型还提供一种锁相环，包括：鉴相器、压控振荡器和加法器；所述鉴相器和所述压控振荡器通过所述加法器连接；

所述加法器用于将接收到的目标高斯噪声与所述鉴相器输出的第一信号进行叠加，获得第二信号，并将所述第二信号输入至所述压控振荡器；

其中，所述目标高斯噪声的幅度和带宽是预设的。

根据本实用新型提供的一种锁相环，还包括：噪声生成装置；所述噪声生成装置与所述加法器连接；

所述噪声生成装置，用于基于预设幅度和预设带宽，生成所述目标高斯噪声，并将所述目标高斯噪声输入至所述加法器。

根据本实用新型提供的一种锁相环，所述噪声生成装置，包括：FPGA器件和模/数转换器；所述FPGA器件、所述模/数转换器与所述加法器依次连接；

所述FPGA器件用于基于所述预设幅度和所述预设带宽，生成目标高斯噪声数据，并将所述目标高斯噪声数据输入至所述模/数转换器；

所述模/数转换器用于对接收到的所述目标高斯噪声数据进行模数转换，生成所述目标高斯噪声，并将所述目标高斯噪声输入至所述加法器。

根据本实用新型提供的一种锁相环，还包括：用户交互界面；所述用户交互界面与所述FPGA器件连接；

所述用户交互界面用于接收用户输入的所述预设幅度和所述预设带宽，并将所述预设幅度和所述预设带宽输入至所述FPGA器件。

根据本实用新型提供的一种锁相环，所述模/数转换器，为高速模/数转换器。

根据本实用新型提供的一种锁相环，所述目标高斯噪声的带宽的取值范围在DC至100MHz之间。

根据本实用新型提供的一种锁相环，所述目标高斯噪声的幅度的取值范围在±0.3V之间。

本实用新型提供的锁相环，通过加法器将目标高斯噪声与锁相环中鉴相器输出的第一信号进行叠加，获得第二信号，将上述第二信号输入至上述锁相环中的压控振荡器，上述目标高斯噪声的幅度和带宽是预设的，能在保持锁相环的环路参数固定且不影响锁相环输出信号中固有的超低相位噪声的情况下，通过加法器将目标高斯噪声添加至鉴相器输出的信号中输入压控振荡器，能通过控制上述目标高斯噪声的带宽和幅度，实现锁相环输出信号中的相位噪声可调，能实现对锁相环输出信号中的相位噪声对与锁相环输出端连接的器件的影响的验证。

附图说明

为了更清楚地说明本实用新型或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型提供的锁相环的结构示意图。

附图标记：

101：锁相环；102：鉴相器；103：压控振荡器；

104：加法器；105：噪声生成装置；106：FPGA器件；

107：模/数转换器；108：用户交互界面。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型中的附图，对本实用新型中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

需要说明的是，传统的锁相环通过外部固定有源环路或者无源环路实现，锁相环输出信号中的相位噪声取决于外部器件取值，通常为固定值。而在锁相环输出信号中的相位噪声固定的情况下，难以验证上述相位噪声对与锁相环输出端连接的器件的影响。

虽然可以通过在锁相环的输出级添加噪声的方式，验证锁相环输出信号中的相位噪声对与锁相环输出端连接的器件的影响，但是在锁相环的输出级添加噪声会影响锁相环输出信号中固有的相位噪声，难以实现锁相环输出信号中固有超低相位噪声与相位噪声可调的兼容性。

对此，本实用新型提供一种锁相环。本实用新型提供的锁相环，可以根据实际需求，实现输出信号中相位噪声的可调，从而可以进一步验证锁相环输出信号中的相位噪声对与锁相环输出端连接的器件的影响。

图1是本实用新型提供的锁相环的结构示意图。下面结合图1对本实用新型提供的锁相环进行描述。如图1所示，锁相环101，包括：鉴相器102、压控振荡器103和加法器104；鉴相器102和压控振荡器103通过加法器104连接。

加法器104用于将接收到的目标高斯噪声与鉴相器102输出的第一信号进行叠加，获得第二信号，并将第二信号输入至压控振荡器103。

其中，目标高斯噪声的带宽和幅度是预设的。

需要说明的是，高斯噪声可以影响锁相环的稳定性，从而可以起到恶化相位噪声的作用。高斯噪声的带宽即为相位噪声恶化的带宽范围，在锁相环中鉴相器输出的第一信号中添加目标高斯噪声之后，第一信号中超过高斯噪声带宽的相位噪声不会受到目标高斯噪声的影响。目标高斯噪声的幅度可以相当于对锁相环进行相位噪声恶化的程度。

因此，目标高斯噪声的幅度为预设幅度，目标高斯噪声的带宽为预设带宽。上述预设幅度相当于对锁相环进行相位噪声恶化的带宽范围，上述预设带宽相当于对锁相环进行相位噪声恶化的程度。

用户可以根据实际需求确定预设幅度和预设带宽。

可选地，锁相环中的某一元器件可以生成带宽为预设带宽、幅度为预设幅度的目标高斯噪声，并将上述目标高斯噪声输入至加法器104；或者，加法器104也可以直接接收其他电子设备发送的带宽为预设带宽、幅度为预设幅度的目标高斯噪声。

基于上述各实施例的内容，所述预设带宽的取值范围在DC至100MHz之间。

基于上述各实施例的内容，所述预设幅度的取值范围在±0.3V之间。

将输入信号输入锁相环中的鉴相器102，鉴相器102可以基于上述输入信号获得第一信号，并将上述第一信号输入至加法器104。

需要说明的是，上述输入信号的频率可以是基于实际需求预先确定的。例如，上述输入信号的频率可以为100Mhz。本实用新型实施例中对上述输入信号的频率的具体取值不作限定。

加法器104可以将目标高斯噪声与第一信号进行叠加，获得第二信号。

需要说明的是，加法器104将目标高斯噪声与上述第一信号进行叠加的过程中，上述目标高斯噪声的幅度会得到增益。在目标高斯噪声的幅度在±0.3V之间的情况下，加法器104可以将目标高斯噪声的幅度增益至±1V。因此，可以基于加法器104对目标高斯噪声增益的幅度以及实际需求，确定上述预设幅度。

加法器104获得第二信号之后，可以将上述第二信号输入至压控振荡器103。

压控振荡器103可以对上述第二信号进行频率控制，进而获取并输出上述压控振荡器103输出的第三信号。

需要说明的是，上述第三信号中预设带宽范围内的相位噪声已被目标高斯噪声恶化，并且恶化程度符合相位噪声控制需求，从而可以实现锁相环输出信号中的相位噪声可调。

本实用新型实施例中的锁相环，通过加法器将目标高斯噪声与锁相环中鉴相器输出的第一信号进行叠加，获得第二信号，将上述第二信号输入至上述锁相环中的压控振荡器，上述目标高斯噪声的幅度和带宽是预设的，能在保持锁相环的环路参数固定且不影响锁相环输出信号中固有的超低相位噪声的情况下，通过加法器将目标高斯噪声添加至鉴相器输出的信号中输入压控振荡器，能通过控制上述目标高斯噪声的带宽和幅度，实现锁相环输出信号中的相位噪声可调，能实现对锁相环输出信号中的相位噪声对与锁相环输出端连接的器件的影响的验证。

基于上述各实施例的内容，锁相环101，还包括：噪声生成装置105；噪声生成装置105与加法器104连接。

噪声生成装置105，用于基于预设幅度和预设带宽，生成目标高斯噪声，并将目标高斯噪声输入至加法器104。

具体地，本实用新型实施例中上述预设幅度和预设带宽，可以是噪声生成装置105通过接收用户的输入或接收其他电子设备发送的信息等方式预先获取的

锁相环101中的噪声生成装置105，可以生成幅度为预设幅度、带宽为预设带宽的目标高斯噪声。

需要说明的是，本实用新型实施例中对噪声生成装置105的具体类型，以及生成目标高斯噪声的具体方式不作限定。

需要说明的是，噪声生成装置105和噪声生成装置105可以相同或不同。

本实用新型实施例中锁相环中的噪声生成装置用于生成目标高斯噪声，能在锁相环内部实现目标高斯噪声的生成。

基于上述各实施例的内容，噪声生成装置105，包括：FPGA器件106和模/数转换器107；FPGA器件106、模/数转换器107与加法器104依次连接。

FPGA器件106用于基于预设幅度和预设带宽，生成目标高斯噪声数据，并将目标高斯噪声数据输入至模/数转换器107。

模/数转换器107用于对接收到的目标高斯噪声数据进行模数转换，生成目标高斯噪声，并将目标高斯噪声输入至加法器104。

具体地，FPGA(Field Programmable Gate Array)是在PAL(可编程阵列逻辑)、GAL(通用阵列逻辑)等可编程器件的基础上进一步发展的产物，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

FPGA(Field Programmable Gate Array)器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。

基于FPGA器件106的上述优点，本实用新型实施例中的噪声生成装置105包括FPGA器件106和模/数转换器107，基于FPGA器件106和模/数转换器107生成目标高斯噪声。

FPGA器件106可以通过接收用户的输入或者接收其他电子设备发送的信息，预先获取预设幅度和预设带宽。

FPGA器件106获取相位噪声控制需求之后，可以基于预设幅度和预设带宽，生成目标高斯噪声数据。

FPGA器件106生成目标高斯噪声数据之后，可以将上述目标高斯噪声数据输入至模/数转换器107。

模/数转化器接收到上述目标高斯噪声数据之后，可以对上述目标高斯噪声数据进行数模转化，获得目标高斯噪声。

模/数转化器获得目标高斯噪声之后，可以将上述目标高斯噪声输入至加法器104。

需要说明的是，本实用新型实施例中的模/数转化器可以为高速模/数转化器。

本实用新型实施例中噪声生成装置，包括FPGA器件和模/数转化器，FPGA器件基于预设幅度和预设带宽生成目标高斯噪声数据之后，将上述目标高斯噪声数据输入至模/数转化器，模/数转化器获得目标高斯噪声之后，将目标高斯噪声输入至加法器，能基于FPGA器件和模/数转化器更高效、更准确的生成目标高斯噪声。

基于上述各实施例的内容，锁相环101，还包括：用户交互界面108；用户交互界面108与FPGA器件106连接。

用户交互界面108用于接收用户输入的预设幅度和预设带宽，并将预设幅度和预设带宽输入至FPGA器件106。

具体地，用户根据实际需求制定预设幅度和预设带宽之后，可以通过用户交互界面108输入上述预设幅度和预设带宽。

用户交互界面108接收到用户输入的预设幅度和预设带宽之后，可以将上述预设幅度和预设带宽输入至FPGA器件106。

需要说明的是，上述用户交互界面108可以外设于锁相环101本体之外。

本实用新型实施例中的锁相环包括用户交互界面，通过用户交互界面接收用户输入的预设幅度和预设带宽，能通过用户交互界面接收用户的输入，更简单、更高效的实现锁相环输出信号的相位噪声可调。

基于上述各实施例的内容，所述模/数转换器，为高速模/数转换器。

本实用新型实施例能基于性能更优的高速模/数转换器对接收到的所述目标高斯噪声数据进行模数转换，以生成目标高斯噪声。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (7)

1.一种锁相环，其特征在于，包括：鉴相器、压控振荡器和加法器；所述鉴相器和所述压控振荡器通过所述加法器连接；

所述加法器用于将接收到的目标高斯噪声与所述鉴相器输出的第一信号进行叠加，获得第二信号，并将所述第二信号输入至所述压控振荡器；

其中，所述目标高斯噪声的带宽为预设带宽；所述目标高斯噪声的幅度为预设幅度。

2.根据权利要求1所述的锁相环，其特征在于，还包括：噪声生成装置；所述噪声生成装置与所述加法器连接；

所述噪声生成装置，用于基于所述预设幅度和所述预设带宽，生成所述目标高斯噪声，并将所述目标高斯噪声输入至所述加法器。

3.根据权利要求2所述的锁相环，其特征在于，所述噪声生成装置，包括：FPGA器件和模/数转换器；所述FPGA器件、所述模/数转换器与所述加法器依次连接；

所述FPGA器件用于基于所述预设幅度和所述预设带宽，生成目标高斯噪声数据，并将所述目标高斯噪声数据输入至所述模/数转换器；

所述模/数转换器用于对接收到的所述目标高斯噪声数据进行模数转换，生成所述目标高斯噪声，并将所述目标高斯噪声输入至所述加法器。

4.根据权利要求3所述的锁相环，其特征在于，还包括：用户交互界面；所述用户交互界面与所述FPGA器件连接；

所述用户交互界面用于接收用户输入的所述预设幅度和所述预设带宽，并将所述预设幅度和所述预设带宽输入至所述FPGA器件。

5.根据权利要求3所述的锁相环，其特征在于，所述模/数转换器，为高速模/数转换器。

6.根据权利要求1至5任一所述的锁相环，其特征在于，所述预设带宽的取值范围在DC至100MHz之间。

7.根据权利要求1至5任一所述的锁相环，其特征在于，所述预设幅度的取值范围在±0.3V之间。

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