CN218482223U - 半导体封装结构 - Google Patents

Abstract

本实用新型涉及芯片封装技术领域，提供了一种半导体封装结构，包括：基板；半导体芯片，设置在基板上方；再布线层，位于半导体芯片上方，并与半导体芯片的多个电极电性连接；多个第一焊垫和多个第二焊垫，均设置于再布线层的上表面，多个第一焊垫用于通过键合引线与半导体封装结构的引脚电性连接；被动元器件，位于再布线层上方，通过多个第二焊垫与再布线层电性连接，其中，被动元器件在水平方向上的投影位于半导体芯片的上表面区域内；封装胶体，包覆基板、半导体芯片、再布线层和被动元器件。通过在再布线层上局部镀金和锡的方式，可以实现对半导体芯片和被动元器件的叠封，从而有效地减小了封装尺寸，提高了集成度。

Description

半导体封装结构

技术领域

本实用新型涉及芯片封装技术领域，具体涉及一种半导体封装结构。

背景技术

随着半导体芯片的高集成化、高性能化和高速化发展，对半导体封装技术的要求越来越高，高集成度、小体积封装生产已经成为半导体封装的发展趋势。

目前已有采用打线键合+被动元器件件SMT(Surface Mounted Technology，表面贴装技术)的封装技术，通过将半导体芯片和其他被动元器件一起进行平铺合封来提升器件的集成度。但是因为是平铺式合封，会大大增加合封模组的封装尺寸，从而限制了产品在特殊环境下应用，使之无法满足目前对合封尺寸的需求。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

实用新型内容

为了解决上述技术问题，本实用新型提供了一种半导体封装结构，通过在再布线层上局部镀金和锡的方式，可以实现对半导体芯片和被动元器件的叠封，从而有效地减小了封装尺寸，提高了集成度。

根据本实用新型第一方面，提供了一种半导体封装结构，包括：

基板；

半导体芯片，设置在所述基板上方；

再布线层，位于所述半导体芯片上方，并与所述半导体芯片的多个电极电性连接；

多个第一焊垫和多个第二焊垫，均设置于所述再布线层的上表面，所述多个第一焊垫用于通过键合引线与所述半导体封装结构的引脚电性连接；

被动元器件，位于所述再布线层上方，通过所述多个第二焊垫与所述再布线层电性连接，其中，所述被动元器件在水平方向上的投影位于所述半导体芯片的上表面区域内；

封装胶体，包覆所述基板、所述半导体芯片、所述再布线层和所述被动元器件。

可选地，所述多个第二焊垫为位于所述再布线层上表面的局部镀锡区域。

可选地，所述多个第一焊垫为位于所述再布线层上表面的局部镀金区域。

可选地，所述多个第一焊垫中的每个第一焊垫均为包括多层金属层的堆叠结构。

可选地，所述多个第一焊垫包括位于所述再布线层上表面的镍层和位于所述镍层上表面的金层。

可选地，至少一个第二焊垫通过所述再布线层与至少一个第一焊垫电性连接。

可选地，所述半导体封装结构的引脚分布在所述基板的周边，并从所述封装胶体的侧面或底面露出。

可选地，所述基板内设置有互连结构，所述半导体封装结构的引脚设置在所述基板下方。

可选地，所述被动元器件包括电阻、电容及电感中的至少一种。

可选地，所述多个第一焊垫中的每个第一焊垫的截面形状为圆形和矩形的其中之一，所述多个第二焊垫中的每个第二焊垫的截面形状为圆形和矩形的其中之一。

本实用新型的有益效果至少包括：

本实用新型实施例在半导体芯片上方设置了再布线层，并在再布线层上表面设置有多个第一焊垫和多个第二焊垫，可以直接在再布线层的上方进行被动元器件的堆叠和打线键合操作，在实现对半导体芯片和被动元器件的叠封的同时，通过对再布线层的合理规划，也能够实现对被动元器件的位置的合理规划，从而有利于在同一水平空间上设置更多的被动元器件，极大程度地减小了封装尺寸，提高了集成度。

在优选实施例中，通过局部镀锡的方式形成第二焊垫，节省了贵重金属的用量，也使得第二焊垫在再布线层上的位置设置更加精确、灵活和方便，工艺简单，可靠性更高。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

图1示出根据本实用新型第一实施例提供的半导体封装结构的剖视图；

图2示出图1中再布线层的俯视图；

图3示出贴装有被动元器件的再布线层的俯视图；

图4示出根据本实用新型第二实施例提供的半导体封装结构的剖视图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。

为了方便描述，此处可能使用诸如“上方”、“下方”、“上表面”、“底面”、“正面”、“背面”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“上方”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

本实用新型提供的半导体封装结构为系统级封装(SystemIn-Package，SIP)。该半导体封装结构包括在同一封装胶体中进行叠封的半导体芯片及被动元器件，在维持被动元器件的尺寸和半导体封装的导电凸块(bump)的布局时，半导体封装结构可满足成本效率和具有小封装尺寸的要求。

如图1、图2和图3所示，本实用新型的一些实施例中所提供的半导体封装结构包括：基板1、引脚2、半导体芯片3、再布线层5、被动元器件6和封装胶体8。封装胶体8用于包覆基板1、引脚2、半导体芯片3、再布线层5和被动元器件6，从而形成半导体封装结构。

基板1用于贴装半导体芯片(本文中也可简称为芯片)3。基板1包括第一表面(如上表面)和第二表面(如下表面)，基板1的第一表面用于承载半导体芯片3，具体地，半导体芯片3通过粘接剂4固定贴装在基板1的上表面。在一些可选实施例中，还可在基板1的第一表面上设置凹槽，半导体芯片3至少部分地沉入该凹槽内并通过粘接剂4贴附于凹槽内，其中半导体芯片3至少与凹槽的底部粘连固定。如此，可以降低封装结构的厚度，有利于实现小型化封装。

可选地，贴附于基板1上的半导体芯片3包括功率芯片和普通芯片中的至少之一。对于功率芯片，芯片3与基板1之间的粘接剂4可选用为具有导电性能的导电胶；对于普通芯片，芯片3与基板1之间的粘接剂可选用为具有具有良好导热性能的绝缘胶。

本实施例中，引脚2的数量为多个，间隔分布在基板1的周边，并从封装胶体8的侧面或底面露出。此时，示例性的，基板1例如可由金属材料(如铝)制作形成，以增强对芯片3的散热性能。

半导体芯片3设置在基板1的上方。半导体芯片3包括正面和背面，半导体芯片3的背面通过粘接剂4固定贴装在基板1的上表面，半导体芯片3的正面设置有多个电极或电极引出端。

再布线层5位于半导体芯片3上方，并与半导体芯片3的多个电极电性连接。同时，再布线层5的上表面形成有多个第一焊垫12和多个第二焊垫11，且多个第二焊垫11中的至少一个第二焊垫11通过再布线层6与多个第一焊垫12中的至少一个第一焊垫12电性连接，如图2所示。

多个第一焊垫12通过键合引线7与引脚2电性连接，进而可从半导体封装结构的侧面或底部实现对半导体芯片3的电极和/或被动元器件6的连接端的外引。

本实施例中，多个第一焊垫12为位于再布线层5上表面的局部镀金区域，也即是说，多个第一焊垫12可通过在再布线层5上表面局部镀金和/或其他相应金属而形成可焊层。

在优选地实施例，多个第一焊垫12中的每个第一焊垫均为包括多层金属层的堆叠结构。示例性地，多个第一焊垫12中的每个第一焊垫包括位于再布线层5上表面的镍层121和位于镍层121上表面的金层122。通过电镀多层金属而堆叠形成的第一焊垫结构，抗压力强，在后续进行打线键合时可靠性和稳固性更高，与键合线的结合效果更好。

多个第二焊垫11用于实现再布线层5与被动元器件6之间的电性连接。本实施例中，多个第二焊垫11为位于再布线层5上表面的局部镀锡区域，也即是说，多个第二焊垫11可通过在再布线层5上表面局部镀锡来形成可焊层。通过局部镀锡的方式形成第二焊垫11，节省了贵重金属的用量，也使得第二焊垫11在再布线层5上的位置设置更加精确、灵活和方便，工艺简单，可靠性更高。

可选地，多个第一焊垫12中的每个第一焊垫的截面形状为圆形和矩形的其中之一，多个第二焊垫11中的每个第二焊垫的截面形状为圆形和矩形的其中之一。如图2和图3所示，示出了圆形的第一焊垫12和矩形的第二焊垫11的实施例，其中，圆形的第一焊垫12在确保能够实现可靠的打线键合的情况下，使得第一焊垫12的面积更小，从而减少了对金、镍等对重金属的使用量，节约了成本；矩形的第二焊垫11与被动元器件6的连接端的契合度更高，能够提高被动元器件6的连接端与再布线层5之间的接触面积，有利于确保被动元器件6与再布线层5之间的电性连接的可靠性，且由于第二焊垫11为镀锡形成的可焊层，因此对成本的影响不大。

被动元器件6位于再布线层5上方，且被动元器件6在水平方向上的投影位于半导体芯片3的上表面区域内。可选地，被动元器件6包括电阻、电容及电感等无源器件中的至少一种。

进一步地，被动元器件6通过多个第二焊垫11与再布线层5电性连接。本实施例中，被动元器件6可直接通过相应的第二焊垫11贴装在再布线层5上，所需的连接工艺简单，且被动元器件6的叠封高度低，能够降低封装结构的厚度。

基于上述描述，本实用新型实施例能够实现对半导体芯片3和被动元器件6在垂直方向上的叠封，相较于将半导体芯片3和被动元器件6在水平方向上进行平铺式合封，采用本实用新型提供的技术方案能够有效地减小封装结构的封装尺寸，从而提高集成度。

可以理解的是，本实用新型实施例通过在半导体芯片3上方设置再布线层5，并在再布线层5的上表面以电镀的方式形成多个第一焊垫12和多个第二焊垫11，实现了对半导体芯片3和被动元器件6的叠封。而通过对再布线层5的合理布局及对多个第二焊垫11的位置的合理设置，也能够实现对被动元器件6的贴装位置的合理规划，从而有利于在同一水平空间(如半导体芯片3的表面所对应的水平区域)上设置更多的被动元器件6，极大程度地减小了封装尺寸，提高了集成度。

如图4所示，本实用新型的另一些实施例中所提供的半导体封装结构具有与图1至图3中所示出的半导体封装结构基本相同的结构，其相同之处只参考前文对图1至图3的相关描述，此处不在赘述。

图4所示出的半导体封装结构与图1至图3中所示出的半导体封装结构的区别之处在于：本实施例中，基板1内还设置有互连结构(未图示)，且半导体封装结构的引脚2设置在基板1的下方。

进一步地，基板1的上表面还设置有多个第三焊垫13，该多个第三焊垫13可通过基板1内的互连结构与基板下方的引脚2电性连接。同时，再布线层5上表面的多个第一焊垫12通过键合引线7与该多个第三焊垫13电性连接，从而实现了从封装结构底部对半导体芯片3的电极和/或被动元器件6的连接端的外引。

本实施例中，可选地，基板1为半导体基板(如硅基板)或由电介质材料(如有机材料)形成的基板。在一些实施例中，有机材料包括：聚丙烯(PP)与玻璃纤维、环氧树脂、聚酰亚胺、氰酸酯、其它合适的材料中任一种，或它们的组合。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型的保护范围之中。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：

基板；

半导体芯片，设置在所述基板上方；

再布线层，位于所述半导体芯片上方，并与所述半导体芯片的多个电极电性连接；

多个第一焊垫和多个第二焊垫，均设置于所述再布线层的上表面，所述多个第一焊垫用于通过键合引线与所述半导体封装结构的引脚电性连接；

被动元器件，位于所述再布线层上方，通过所述多个第二焊垫与所述再布线层电性连接，其中，所述被动元器件在水平方向上的投影位于所述半导体芯片的上表面区域内；

封装胶体，包覆所述基板、所述半导体芯片、所述再布线层和所述被动元器件。

2.根据权利要求1所述的半导体封装结构，其中，所述多个第二焊垫为位于所述再布线层上表面的局部镀锡区域。

3.根据权利要求1所述的半导体封装结构，其中，所述多个第一焊垫为位于所述再布线层上表面的局部镀金区域。

4.根据权利要求3所述的半导体封装结构，其中，所述多个第一焊垫中的每个第一焊垫均为包括多层金属层的堆叠结构。

5.根据权利要求4所述的半导体封装结构，其中，所述多个第一焊垫包括位于所述再布线层上表面的镍层和位于所述镍层上表面的金层。

6.根据权利要求1所述的半导体封装结构，其中，至少一个第二焊垫通过所述再布线层与至少一个第一焊垫电性连接。

7.根据权利要求1所述的半导体封装结构，其中，所述半导体封装结构的引脚分布在所述基板的周边，并从所述封装胶体的侧面或底面露出。

8.根据权利要求1所述的半导体封装结构，其中，所述基板内设置有互连结构，所述半导体封装结构的引脚设置在所述基板下方。

9.根据权利要求1所述的半导体封装结构，其中，所述被动元器件包括电阻、电容及电感中的至少一种。

10.根据权利要求1所述的半导体封装结构，其中，所述多个第一焊垫中的每个第一焊垫的截面形状为圆形和矩形的其中之一，所述多个第二焊垫中的每个第二焊垫的截面形状为圆形和矩形的其中之一。

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