CN217508717U - 一种改善输出快启动过冲的缓冲电路 - Google Patents

Abstract

一种改善输出快启动过冲的缓冲电路，包括提供偏置电压(Vb)的偏置电路(100)以及N级CMOS运放(200)，偏置电压(Vb)小于所述N级CMOS运放(200)的供电电压(VDD)，所述N级CMOS运放(200)的第N级结构中包括一个用于对所述运放输出端进行上拉的输出上拉管，所述运放输出端与所述输出上拉管之间是通过限压NMOS管(MN11)连接，所述限压NMOS管(MN11)的栅极连接所述偏置电压(Vb)，因此即便CMOS运放的的输出端快速启动，因为限压NMOS管的存在会将输出端的电压限制在偏置电压以下，因此不会存在过冲现象；进一步地，还可以通过设置加速启动电路和加速时机控制电路加速整个电路的启动速度。

Description

一种改善输出快启动过冲的缓冲电路

技术领域

本实用新型涉及集成电路领域，尤其涉及一种改善输出快启动过冲的缓冲电路。

背景技术

在集成电路设计的很多地方都会用到缓冲电路，其一般起增强驱动和隔离缓冲的作用。图1给出了一种常规缓冲电路的结构示意图。图中MN2、MN5和MN10为同类型不同尺寸的NMOS，其构成的电流镜为运放提供偏置电流；MN6和MN7为同类型同尺寸的NMOS，为运放的输入对管，其正端接Vbg负端接输出Vout构成单位增益负反馈；MP4和MP5为同类型同尺寸的PMOS，为运放的负载管；MN2～MN4和MP1、MP2构成产生电压Vb的偏置电路；MP3、MP6、MP8和MN1为由使能信号EN(高电平有效)控制的开关管，用以保证电路在不工作时各节点状态固定，Cc为密勒补偿电容，用以补偿相位。

在图1所示电路中，当EN高电平时电路启动，等到Vb建立使得MN8和MN9导通，由于Vout初始状态为低，因为开始时Vbg高于Vout，这使得MP7的栅极电压低于正常工作时的电压，进而使得Vout上升，因为运放的特性会使得Vout上升速度很快，产生大的向上的过冲，因此Vout会超过Vbg，最大可接近电源电压VDD，Vout高于Vbg进而使得MP7栅极电压高于正常工作电压，进而使得Vout减小，通过运放的负反馈，最终Vout与Vbg近似相等，Vout达到稳定状态，电路建立完成。Vout通常会作为LDO的参考电压，而LDO后通常会接有低压器件，当Vout产生大的正向过冲时会使得V_LDO也产生一个大的正向过冲，这可能会超过LDO后面连接的低压器件的耐压值进而使得器件永久性损坏。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述常规缓冲电路存在启动时输出过冲较大进而损坏后级电路器件的缺陷，提供一种改善输出快启动过冲的缓冲电路，达到既能实现快启动，又使得启动时的输出过冲现象得以改善的目的。

本实用新型解决其技术问题所采用的技术方案是：构造一种改善输出快启动过冲的缓冲电路，所述缓冲电路在使能信号有效时启动，所述缓冲电路包括用于在使能信号有效时提供偏置电压的偏置电路以及在使能信号有效且所述偏置电压产生后开始启动的N级CMOS运放，所述N级CMOS运放的运放输出端连接运放负输入端，所述偏置电压小于所述N级CMOS运放的供电电压，N为正整数；

所述N级CMOS运放的第N级结构中包括一个用于对所述运放输出端进行上拉的输出上拉管，所述运放输出端与所述输出上拉管之间是通过限压NMOS管连接，所述限压NMOS管的栅极连接所述偏置电压。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，还包括加速启动电路和加速时机控制电路；

所述加速启动电路连接于所述运放输出端和所述供电电压之间；所述加速时机控制电路用于在接收使能信号时控制所述加速启动电路导通以将所述运放输出端的电压迅速拉高，并在所述运放输出端的电压稳定后控制所述加速启动电路断开。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，所述加速启动电路包括第一PMOS管和第一NMOS管；所述第一PMOS管的源极连接所述供电电压，所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一NMOS管的源极连接所述运放输出端，所述第一NMOS管的栅极连接所述N级CMOS运放的运放正输入端，所述第一PMOS管的栅极连接所述加速时机控制电路以接收脉冲信号，所述脉冲信号在所述使能信号有效时变为低电平且在所述运放输出端的电压稳定后恢复高电平。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，所述N级CMOS运放的第1级结构中包括栅极共接的一对负载管；所述加速时机控制电路包括第二PMOS管、第二NMOS管、充电电容、施密特触发器和与非门，所述第二PMOS管的源极连接所述供电电压，所述第二PMOS管的漏极连接所述第二NMOS管的漏极和所述充电电容的正极，所述第二PMOS管的栅极连接至所述一对负载管的栅极之间，所述第二NMOS管的源极接地，所述第二NMOS管的栅极接入所述使能信号相反的使能反相信号，所述充电电容的负极接地，所述充电电容的正极还连接所述施密特触发器的输入，所述施密特触发器的输出与所述与非门的一个输入直接连接或者通过偶数个反相器间接连接，所述与非门的另一个输入接入所述使能信号，所述与非门的输出连接所述加速启动电路以输出脉冲信号控制所述加速启动电路。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，所述偏置电路包括第一镜像管、栅极和漏极共接的第三PMOS管、第四PMOS管、第五PMOS管、栅极和漏极共接的第三NMOS管、栅极和漏极共接的第四NMOS管，第三PMOS管、第四PMOS管、第五PMOS管的源极共接至供电电压，第三PMOS管的栅极、第四PMOS管的栅极、第五PMOS管漏极共接，第五PMOS管的栅极接入使能信号，第三PMOS管的漏极经由第一镜像管接地，第四PMOS管的漏极连接第三NMOS管的漏极并输出所述偏置电压，第三NMOS管的源极连接第四NMOS管的漏极，第四NMOS管的源极接地。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，所述N级CMOS运放的第1级结构包括：由第五NMOS管和第六NMOS管组成的一对输入管、由第六PMOS管和第七PMOS管组成的一对负载管、由第七NMOS管和第八NMOS管组成的改善低频PSRR的一对启动管、第八PMOS管；

所述第六PMOS管的源极、第七PMOS管的源极、第八PMOS管的源极共接至供电电压，所述第六PMOS管的栅极、第七PMOS管的栅极、第八PMOS管的漏极共接至所述第六PMOS管的漏极，第八PMOS管的栅极接入所述使能信号，所述第六PMOS管的漏极连接所述第七NMOS管的漏极，所述第七PMOS管的漏极连接所述第八NMOS管的漏极，所述第七NMOS管的栅极和第八NMOS管的栅极共接后接入所述偏置电压且经由一个电容接地，所述第七NMOS管的源极连接第五NMOS管的漏极，第八NMOS管的源极连接第六NMOS管的漏极，第五NMOS管的源极和第六NMOS管的源极共接后连接至第二镜像管的漏极，第二镜像管的源极接地，第二镜像管的栅极连接第一镜像管的栅极，所述第五NMOS管的栅极、第六NMOS管的栅极分别作为所述运放负输入端、运放正输入端。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，N为1，所述第八NMOS管的漏极作为所述运放输出端，所述第七PMOS管作为所述输出上拉管，所述限压NMOS管的漏极连接第七PMOS管的漏极，所述限压NMOS管的源极连接所述第八NMOS管的漏极。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，N为2，所述N级CMOS运放的第2级结构包括第九PMOS管、第十PMOS管、密勒补偿电容、第三镜像管，第九PMOS管的源极、第十PMOS管的源极共接至供电电压，第十PMOS管的栅极接入所述使能信号，第九PMOS管的栅极、第十PMOS管的漏极、第七PMOS管的漏极共接，所述密勒补偿电容连接于第九PMOS管的漏极和第八NMOS管的源极之间；

所述第三镜像管的漏极作为所述运放输出端，所述第九PMOS管作为所述输出上拉管，所述限压NMOS管的漏极连接第九PMOS管的漏极，所述限压NMOS管的源极连接所述第三镜像管的漏极，所述第三镜像管的源极接地，所述第三镜像管的栅极连接第一镜像管的栅极。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，N为3，所述N级CMOS运放的第2级结构包括第九PMOS管、第十PMOS管、密勒补偿电容、第三镜像管，所述N级CMOS运放的第3级结构包括第十一PMOS管和第九NMOS管；

第九PMOS管的源极、第十PMOS管的源极共接至供电电压，第十PMOS管的栅极接入所述使能信号，第九PMOS管的栅极、第十PMOS管的漏极、第七PMOS管的漏极共接，所述密勒补偿电容连接于第九PMOS管的漏极和第八NMOS管的源极之间，所述第九PMOS管的漏极连接所述第三镜像管的漏极，所述第三镜像管的源极接地，所述第三镜像管的栅极连接第一镜像管的栅极；

所述第九NMOS管的漏极作为所述运放输出端，所述第十一PMOS管作为所述输出上拉管，第十一PMOS管的栅极和第九NMOS管的栅极共接至所述第九PMOS管的漏极，所述限压NMOS管的漏极连接第十一PMOS管的漏极，所述限压NMOS管的源极连接所述第九NMOS管的漏极，第九NMOS管的源极接地。

进一步地，在所述的改善输出快启动过冲的缓冲电路中，所述运放输出端还经由一个输出下拉管接地，所述输出下拉管的栅极接入与所述使能信号相反的使能反相信号以使得所述输出下拉管在所述缓冲电路启动前导通从而将所述运放输出端的电压拉低。

本实用新型的改善输出快启动过冲的缓冲电路，具有以下有益效果：本实用新型在N级CMOS运放的运放输出端与第N级结构中的用于对运放输出端进行上拉的输出上拉管之间增加了限压NMOS管，而且限压NMOS管的栅极连接偏置电路获取偏置电压，因此即便CMOS运放的的输出端快速启动，因为限压NMOS管的存在会将输出端的电压限制在偏置电压以下，因此不会存在过冲现象；进一步地，考虑到Vout初始状态为低，在偏置电压建立之前，Vout会一直维持低的状态，这也会影响整个电路的启动时间，为此本实用新型还可以通过设置加速启动电路和加速时机控制电路，用于在接收使能信号时将运放输出端的电压迅速拉高，从而加速整个电路的启动速度。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：

图1是常规缓冲电路的结构示意图；

图2是本实用新型的改善输出快启动过冲的缓冲电路的实施例一的结构示意图；

图3是本实用新型的改善输出快启动过冲的缓冲电路的实施例二的结构示意图；

图4是本实用新型的改善输出快启动过冲的缓冲电路的实施例三的结构示意图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的典型实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。应当理解本实用新型实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本实用新型实施例以及实施例中的技术特征可以相互组合。

实施例一

本实用新型的改善输出快启动过冲的缓冲电路在使能信号EN有效时启动，参考图2，所述缓冲电路包括用于在使能信号EN有效时提供偏置电压Vb的偏置电路100以及在使能信号EN有效且所述偏置电压Vb产生后开始启动的N级CMOS运放200。优选地，本实施例还包括加速启动电路400和加速时机控制电路300。

其中，所述N级CMOS运放200的运放输出端连接运放负输入端，所述偏置电压Vb小于所述N级CMOS运放200的供电电压VDD，N为正整数。本实施例中，N为2，即N级CMOS运放200是两级CMOS运放。所述N级CMOS运放200的第N级结构中包括一个用于对所述运放输出端进行上拉的输出上拉管，也即最后一级结构中具有一个所述输出上拉管，当然如果是CMOS运放200本身只有一级，则输出上拉管就是这一级结构中的用于对所述运放输出端进行上拉的那个管子。所述运放输出端与所述输出上拉管之间是通过限压NMOS管MN11连接，所述限压NMOS管MN11的栅极连接所述偏置电压Vb。

其中，所述加速启动电路400连接于所述运放输出端和所述供电电压VDD之间；所述加速时机控制电路300用于在接收使能信号时控制所述加速启动电路400导通以将所述运放输出端的电压迅速拉高，并在所述运放输出端的电压稳定后控制所述加速启动电路400断开。

具体来说，所述加速启动电路400包括第一PMOS管MP10和第一NMOS管MN12。所述加速时机控制电路300包括第二PMOS管MP11、第二NMOS管MN13、充电电容C1、施密特触发器和与非门。所述偏置电路100包括第一镜像管MN2、栅极和漏极共接的第三PMOS管MP1、第四PMOS管MP2、第五PMOS管MP3、栅极和漏极共接的第三NMOS管MN3、栅极和漏极共接的第四NMOS管MN4。所述N级CMOS运放200的第1级结构包括：由第五NMOS管MN6和第六NMOS管MN7组成的一对输入管、由第六PMOS管MP4和第七PMOS管MP5组成的一对负载管、由第七NMOS管MN8和第八NMOS管MN9组成的改善低频PSRR的一对启动管、第八PMOS管MP6。所述N级CMOS运放200的第2级结构包括第九PMOS管MP7、第十PMOS管MP8、密勒补偿电容Cc、第三镜像管MN10。MN11和MN12为本征NMOS。

其中，第三PMOS管MP1、第四PMOS管MP2、第五PMOS管MP3的源极共接至供电电压VDD，第三PMOS管MP1的栅极、第四PMOS管MP2的栅极、第五PMOS管MP3漏极共接，第五PMOS管MP3的栅极接入使能信号EN，第三PMOS管MP1的漏极经由第一镜像管MN2接地，第四PMOS管MP2的漏极连接第三NMOS管MN3的漏极并输出所述偏置电压Vb，第三NMOS管MN3的源极连接第四NMOS管MN4的漏极，第四NMOS管MN4的源极接地。

其中，所述第六PMOS管MP4的源极、第七PMOS管MP5的源极、第八PMOS管MP6的源极共接至供电电压VDD，所述第六PMOS管MP4的栅极、第七PMOS管MP5的栅极、第八PMOS管MP6的漏极共接至所述第六PMOS管MP4的漏极，第八PMOS管MP6的栅极接入所述使能信号EN，所述第六PMOS管MP4的漏极连接所述第七NMOS管MN8的漏极，所述第七PMOS管MP5的漏极连接所述第八NMOS管MN9的漏极，所述第七NMOS管MN8的栅极和第八NMOS管MN9的栅极共接后接入所述偏置电压Vb且经由一个电容接地，所述第七NMOS管MN8的源极连接第五NMOS管MN6的漏极，第八NMOS管MN9的源极连接第六NMOS管MN7的漏极，第五NMOS管MN6的源极和第六NMOS管MN7的源极共接后连接至第二镜像管MN5的漏极，第二镜像管MN5的源极接地，第二镜像管MN5的栅极连接第一镜像管MN2的栅极，所述第五NMOS管MN6的栅极、第六NMOS管MN7的栅极分别作为所述运放负输入端、运放正输入端。

所述第三镜像管MN10的漏极作为所述运放输出端，所述运放输出端还经由一个输出下拉管MN1接地，所述输出下拉管MN1的栅极接入与所述使能信号相反的使能反相信号ENB以使得所述输出下拉管MN1在所述缓冲电路启动前导通从而将所述运放输出端的电压拉低。

第九PMOS管MP7的源极、第十PMOS管MP8的源极共接至供电电压VDD，第十PMOS管MP8的栅极接入所述使能信号EN，第九PMOS管MP7的栅极、第十PMOS管MP8的漏极、第七PMOS管MP5的漏极共接，所述密勒补偿电容Cc连接于第九PMOS管MP7的漏极和第八NMOS管MN9的源极之间，所述第九PMOS管MP7作为所述输出上拉管，所述限压NMOS管MN11的漏极连接第九PMOS管MP7的漏极，所述限压NMOS管MN11的源极连接所述第三镜像管MN10的漏极，所述第三镜像管MN10的源极接地，所述第三镜像管MN10的栅极连接第一镜像管MN2的栅极。

其中，所述第二PMOS管MP11的源极连接所述供电电压VDD，所述第二PMOS管MP11的漏极连接所述第二NMOS管MN13的漏极和所述充电电容C1的正极，所述第二PMOS管MP11的栅极连接至所述一对负载管的栅极之间，所述第二NMOS管MN13的源极接地，所述第二NMOS管MN13的栅极接入所述使能信号相反的使能反相信号ENB，所述充电电容C1的负极接地，所述充电电容C1的正极还连接所述施密特触发器的输入，所述施密特触发器的输出与所述与非门的一个输入直接连接或者通过偶数个反相器间接连接，所述与非门的另一个输入接入所述使能信号EN，所述与非门会输出脉冲信号，所述脉冲信号在所述使能信号有效时变为低电平且在所述运放输出端的电压稳定后恢复高电平。所述第一PMOS管MP10的源极连接所述供电电压VDD，所述第一PMOS管MP10的漏极连接所述第一NMOS管MN12的漏极，所述第一NMOS管MN12的源极连接所述运放输出端，所述第一NMOS管MN12的栅极连接所述N级CMOS运放200的运放正输入端，所述第一PMOS管MP10的栅极连接所述与非门的输出以接收脉冲信号。

本实施例的工作原理如下：

1)EN为低电平时：

EN控制MN1导通，因此Vout输出为低，即Vout初始状态为0。

EN控制MP3、MP6、MP8都导通，因此MP1、MP2、MP4、MP5、MP7都是断开的，Va为略小于VDD的一个高电压V1，MP11关断，同时因为ENB为高电平，MN13导通，电容C1上电压Vd为0，施密特触发器输出Ve为高电平，Vf为高电平。因为EN为低电平，所以与非门输出为高电平，即Vc是高电平，因此MP10关断，此时MP10不会对Vout产生影响。

2)EN变为高电平时：

ENB为低电平会控制MN13关断。EN控制MP3、MP6、MP8都关断，Va掉落，Vb增加。待Va建立并稳定在低电压V2后，MP11导通。因此C1开始充电，Vd增加，在充电过程中，Ve还是先维持高电平，又因为EN切换到高电平，所以与非门输出Vc会随着EN的切换同步切换到低电平，因此MP10导通，MP10导通，因此在MP10的上拉作用下Vout很快被上拉到接近Vbg，快速摆脱初始状态为0的状况，再经运放负反馈调节至Vout稳定输出，实现快启动。现有技术中由于Vout初始状态为低，在Vb建立使MP7的栅极电压变化之前，Vout会一直维持低的状态，这也会影响整个电路的启动时间，而本实施例中因为MP10的参与，相比现有技术可以加速整个电路的启动。而且，在启动建立过程中，传统缓冲电路启动产生的过冲出现在VD11，而本申请中因为MN11的存在，Vout始终小于Vb，而Vb＝2*V_GS，因此VD11的变化不会对Vout产生影响。

3)Vout建立稳定后：

Vout已经建立并稳定在Vbg，此后因为C1的充电导致Vd还在增加，一旦Vd增加到预设电压，施密特触发器输出Ve变为低电平，即Vf变为低电平，因此与非门输出Vc会翻转回复到高电平，MP10关断，从而不会影响Vout。

综上，本实施例既可以实现电路的快启动，又可有效的抑制整个电路启动过程中的过冲，保护后级电路不受影响。

实施例二

本实施例与实施例二的不同在于，N级CMOS运放200具体是3级结构，参考图3，所述N级CMOS运放200的第2级结构与实施例二相同，第3级结构包括第十一PMOS管MP12和第九NMOS管MN14。同理，输出上拉管也随之改成了第3级结构中的第十一PMOS管MP12，所述第九NMOS管MN14的漏极作为所述运放输出端，限压NMOS管MN11的位置也随着后移到第十一PMOS管MP12和第九NMOS管MN14之间。

具体来说，与实施例二不同的是，所述第九PMOS管MP7的漏极是直接连接所述第三镜像管MN10的漏极，另外，第十一PMOS管MP12的栅极和第九NMOS管MN14的栅极共接至所述第九PMOS管MP7的漏极，所述限压NMOS管MN11的漏极连接第十一PMOS管MP12的漏极，所述限压NMOS管MN11的源极连接所述第九NMOS管MN14的漏极，第九NMOS管MN14的源极接地。

实施例三

本实施例与实施例二的不同在于，N级CMOS运放200具体是1级结构，参考图4，所述N级CMOS运放200的第1级结构与实施例二相同，去除了第2级结构。同理，输出上拉管也随之改成了第1级结构中的第七PMOS管MP5，所述第八NMOS管MN9的漏极作为所述运放输出端，所述限压NMOS管MN11的漏极连接第七PMOS管MP5的漏极，所述限压NMOS管MN11的源极连接所述第八NMOS管MN9的漏极。

以上三个实施例仅为示意，实际上N还可以是更多。

综上所述，本实用新型的改善输出快启动过冲的缓冲电路，具有以下有益效果：本实用新型在N级CMOS运放的运放输出端与第N级结构中的用于对运放输出端进行上拉的输出上拉管之间增加了限压NMOS管，而且限压NMOS管的栅极连接偏置电路获取偏置电压，因此即便CMOS运放的的输出端快速启动，因为限压NMOS管的存在会将输出端的电压限制在偏置电压以下，因此不会存在过冲现象；进一步地，考虑到Vout初始状态为低，在偏置电压建立之前，Vout会一直维持低的状态，这也会影响整个电路的启动时间，为此本实用新型还可以通过设置加速启动电路和加速时机控制电路，用于在接收使能信号时将运放输出端的电压迅速拉高，从而加速整个电路的启动速度。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

本说明书中使用的“第一”、“第二”等包含序数的术语可用于说明各种构成要素，但是这些构成要素不受这些术语的限定。使用这些术语的目的仅在于将一个构成要素区别于其他构成要素。例如，在不脱离本发明的权利范围的前提下，第一构成要素可被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。本文所述“相连”或“连接”，不仅仅包括将两个实体直接相连，也包括通过具有有益改善效果的其他实体间接相连。

上面结合附图对本实用新型的实施例进行了描述，但是本实用新型并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本实用新型的启示下，在不脱离本实用新型宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本实用新型的保护之内。

Claims (10)

1.一种改善输出快启动过冲的缓冲电路，所述缓冲电路在使能信号(EN)有效时启动，其特征在于，所述缓冲电路包括用于在使能信号(EN)有效时提供偏置电压(Vb)的偏置电路(100)以及在使能信号(EN)有效且所述偏置电压(Vb)产生后开始启动的N级CMOS运放(200)，所述N级CMOS运放(200)的运放输出端连接运放负输入端，所述偏置电压(Vb)小于所述N级CMOS运放(200)的供电电压(VDD)，N为正整数；

所述N级CMOS运放(200)的第N级结构中包括一个用于对所述运放输出端进行上拉的输出上拉管，所述运放输出端与所述输出上拉管之间是通过限压NMOS管(MN11)连接，所述限压NMOS管(MN11)的栅极连接所述偏置电压(Vb)。

2.根据权利要求1所述的改善输出快启动过冲的缓冲电路，其特征在于，还包括加速启动电路(400)和加速时机控制电路(300)；

所述加速启动电路(400)连接于所述运放输出端和所述供电电压(VDD)之间；所述加速时机控制电路(300)用于在接收使能信号时控制所述加速启动电路(400)导通以将所述运放输出端的电压迅速拉高，并在所述运放输出端的电压稳定后控制所述加速启动电路(400)断开。

3.根据权利要求2所述的改善输出快启动过冲的缓冲电路，其特征在于，所述加速启动电路(400)包括第一PMOS管(MP10)和第一NMOS管(MN12)；所述第一PMOS管(MP10)的源极连接所述供电电压(VDD)，所述第一PMOS管(MP10)的漏极连接所述第一NMOS管(MN12)的漏极，所述第一NMOS管(MN12)的源极连接所述运放输出端，所述第一NMOS管(MN12)的栅极连接所述N级CMOS运放(200)的运放正输入端，所述第一PMOS管(MP10)的栅极连接所述加速时机控制电路(300)以接收脉冲信号，所述脉冲信号在所述使能信号有效时变为低电平且在所述运放输出端的电压稳定后恢复高电平。

4.根据权利要求2所述的改善输出快启动过冲的缓冲电路，其特征在于，所述N级CMOS运放(200)的第1级结构中包括栅极共接的一对负载管；所述加速时机控制电路(300)包括第二PMOS管(MP11)、第二NMOS管(MN13)、充电电容(C1)、施密特触发器和与非门，所述第二PMOS管(MP11)的源极连接所述供电电压(VDD)，所述第二PMOS管(MP11)的漏极连接所述第二NMOS管(MN13)的漏极和所述充电电容(C1)的正极，所述第二PMOS管(MP11)的栅极连接至所述一对负载管的栅极之间，所述第二NMOS管(MN13)的源极接地，所述第二NMOS管(MN13)的栅极接入所述使能信号相反的使能反相信号(ENB)，所述充电电容(C1)的负极接地，所述充电电容(C1)的正极还连接所述施密特触发器的输入，所述施密特触发器的输出与所述与非门的一个输入直接连接或者通过偶数个反相器间接连接，所述与非门的另一个输入接入所述使能信号(EN)，所述与非门的输出连接所述加速启动电路(400)以输出脉冲信号控制所述加速启动电路(400)。

5.根据权利要求1所述的改善输出快启动过冲的缓冲电路，其特征在于，所述偏置电路(100)包括第一镜像管(MN2)、栅极和漏极共接的第三PMOS管(MP1)、第四PMOS管(MP2)、第五PMOS管(MP3)、栅极和漏极共接的第三NMOS管(MN3)、栅极和漏极共接的第四NMOS管(MN4)，第三PMOS管(MP1)、第四PMOS管(MP2)、第五PMOS管(MP3)的源极共接至供电电压(VDD)，第三PMOS管(MP1)的栅极、第四PMOS管(MP2)的栅极、第五PMOS管(MP3)漏极共接，第五PMOS管(MP3)的栅极接入使能信号(EN)，第三PMOS管(MP1)的漏极经由第一镜像管(MN2)接地，第四PMOS管(MP2)的漏极连接第三NMOS管(MN3)的漏极并输出所述偏置电压(Vb)，第三NMOS管(MN3)的源极连接第四NMOS管(MN4)的漏极，第四NMOS管(MN4)的源极接地。

6.根据权利要求5所述的改善输出快启动过冲的缓冲电路，其特征在于，所述N级CMOS运放(200)的第1级结构包括：由第五NMOS管(MN6)和第六NMOS管(MN7)组成的一对输入管、由第六PMOS管(MP4)和第七PMOS管(MP5)组成的一对负载管、由第七NMOS管(MN8)和第八NMOS管(MN9)组成的改善低频PSRR的一对启动管、第八PMOS管(MP6)；

所述第六PMOS管(MP4)的源极、第七PMOS管(MP5)的源极、第八PMOS管(MP6)的源极共接至供电电压(VDD)，所述第六PMOS管(MP4)的栅极、第七PMOS管(MP5)的栅极、第八PMOS管(MP6)的漏极共接至所述第六PMOS管(MP4)的漏极，第八PMOS管(MP6)的栅极接入所述使能信号(EN)，所述第六PMOS管(MP4)的漏极连接所述第七NMOS管(MN8)的漏极，所述第七PMOS管(MP5)的漏极连接所述第八NMOS管(MN9)的漏极，所述第七NMOS管(MN8)的栅极和第八NMOS管(MN9)的栅极共接后接入所述偏置电压(Vb)且经由一个电容接地，所述第七NMOS管(MN8)的源极连接第五NMOS管(MN6)的漏极，第八NMOS管(MN9)的源极连接第六NMOS管(MN7)的漏极，第五NMOS管(MN6)的源极和第六NMOS管(MN7)的源极共接后连接至第二镜像管(MN5)的漏极，第二镜像管(MN5)的源极接地，第二镜像管(MN5)的栅极连接第一镜像管(MN2)的栅极，所述第五NMOS管(MN6)的栅极、第六NMOS管(MN7)的栅极分别作为所述运放负输入端、运放正输入端。

7.根据权利要求6所述的改善输出快启动过冲的缓冲电路，其特征在于，N为1，所述第八NMOS管(MN9)的漏极作为所述运放输出端，所述第七PMOS管(MP5)作为所述输出上拉管，所述限压NMOS管(MN11)的漏极连接第七PMOS管(MP5)的漏极，所述限压NMOS管(MN11)的源极连接所述第八NMOS管(MN9)的漏极。

8.根据权利要求6所述的改善输出快启动过冲的缓冲电路，其特征在于，N为2，所述N级CMOS运放(200)的第2级结构包括第九PMOS管(MP7)、第十PMOS管(MP8)、密勒补偿电容(Cc)、第三镜像管(MN10)，第九PMOS管(MP7)的源极、第十PMOS管(MP8)的源极共接至供电电压(VDD)，第十PMOS管(MP8)的栅极接入所述使能信号(EN)，第九PMOS管(MP7)的栅极、第十PMOS管(MP8)的漏极、第七PMOS管(MP5)的漏极共接，所述密勒补偿电容(Cc)连接于第九PMOS管(MP7)的漏极和第八NMOS管(MN9)的源极之间；

所述第三镜像管(MN10)的漏极作为所述运放输出端，所述第九PMOS管(MP7)作为所述输出上拉管，所述限压NMOS管(MN11)的漏极连接第九PMOS管(MP7)的漏极，所述限压NMOS管(MN11)的源极连接所述第三镜像管(MN10)的漏极，所述第三镜像管(MN10)的源极接地，所述第三镜像管(MN10)的栅极连接第一镜像管(MN2)的栅极。

9.根据权利要求6所述的改善输出快启动过冲的缓冲电路，其特征在于，N为3，所述N级CMOS运放(200)的第2级结构包括第九PMOS管(MP7)、第十PMOS管(MP8)、密勒补偿电容(Cc)、第三镜像管(MN10)，所述N级CMOS运放(200)的第3级结构包括第十一PMOS管(MP12)和第九NMOS管(MN14)；

第九PMOS管(MP7)的源极、第十PMOS管(MP8)的源极共接至供电电压(VDD)，第十PMOS管(MP8)的栅极接入所述使能信号(EN)，第九PMOS管(MP7)的栅极、第十PMOS管(MP8)的漏极、第七PMOS管(MP5)的漏极共接，所述密勒补偿电容(Cc)连接于第九PMOS管(MP7)的漏极和第八NMOS管(MN9)的源极之间，所述第九PMOS管(MP7)的漏极连接所述第三镜像管(MN10)的漏极，所述第三镜像管(MN10)的源极接地，所述第三镜像管(MN10)的栅极连接第一镜像管(MN2)的栅极；

所述第九NMOS管(MN14)的漏极作为所述运放输出端，所述第十一PMOS管(MP12)作为所述输出上拉管，第十一PMOS管(MP12)的栅极和第九NMOS管(MN14)的栅极共接至所述第九PMOS管(MP7)的漏极，所述限压NMOS管(MN11)的漏极连接第十一PMOS管(MP12)的漏极，所述限压NMOS管(MN11)的源极连接所述第九NMOS管(MN14)的漏极，第九NMOS管(MN14)的源极接地。

10.根据权利要求7-9任一项所述的改善输出快启动过冲的缓冲电路，其特征在于，所述运放输出端还经由一个输出下拉管(MN1)接地，所述输出下拉管(MN1)的栅极接入与所述使能信号相反的使能反相信号(ENB)以使得所述输出下拉管(MN1)在所述缓冲电路启动前导通从而将所述运放输出端的电压拉低。

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