CN216772370U - 一种支持睡眠功能的内存供电切换电路及终端设备 - Google Patents

Abstract

本实用新型实施例公开了一种支持睡眠功能的内存供电切换电路及终端设备，终端设备包括一主板，所述主板上设置有I/O控制电路、南桥芯片和支持睡眠功能的内存供电切换电路；所述I/O控制电路在工作状态下控制内存供电切换电路将系统电压转换为内存输入电压，在睡眠状态下控制内存供电切换电路将待机电压转换为内存输入电压；南桥芯片在工作状态和睡眠状态下均控制内存供电切换电路根据内存输入电压生成内存供电电压来供电。终端设备处于睡眠状态时将待机电压转换为内存供电电压来供电，处于工作状态时将系统电压转换为内存供电电压来供电，既能确保睡眠状态也能持续供电，又能满足不同状态下的内存功耗应用需求。

Description

一种支持睡眠功能的内存供电切换电路及终端设备

技术领域

本实用新型涉及电子技术领域，尤其涉及一种支持睡眠功能的内存供电切换电路及终端设备。

背景技术

随着社会的不断进步与科学技术的不断发展，人们逐渐意思到环境对人类发展的重要性，其中最为重要也是最为紧迫是能源问题，为了解决能源问题，除了寻找新的能源，节能也是目前最直接有效的重要措施。

目前，计算机睡眠(Sleep)是计算机由工作状态转为等待状态的一种新的节能模式，是在Windows操作系统中新添加的系统功能。在计算机暂时无需使用的情况下，可选择系统进入睡眠模式，通过睡眠模式关闭大部分系统供电来降低计算机功耗，从而达到节能效果。

当系统切换到睡眠状态后，系统会将数据存储在内存中，然后关闭除了待机供电与内存外所有设备的供电，让内存中的数据依然维持着。当需要恢复的时候，倘若在睡眠过程中供电未发生过异常，即可快速将内存中的数据恢复，但若在睡眠过程中供电异常，内存中的数据就会丢失，不可恢复。

由此可知，计算机若需要实现睡眠功能，内存供电模块的稳定非常重要。因在睡眠待机过程中内存供电电压须持续供电，所以内存的输入供电必须满足以下要求：1是计算机在睡眠状态必须有待机电压持续给内存供电电压输入供电，2是计算机正常工作时内存供电电压必须满足内存功耗需求。因此，需要设计一种供电切换电路来满足不同状态下的内存供电需求。

实用新型内容

针对上述技术问题，本实用新型实施例提供了一种支持睡眠功能的内存供电切换电路及终端设备，在终端设备处于睡眠状态时将待机电压转换为内存供电电压来供电，确保睡眠状态也能持续供电；处于工作状态时将系统电压转换为内存供电电压来供电，系统电压能满足正常工作时的内存功耗需求。

本实用新型实施例提供一种支持睡眠功能的内存供电切换电路，连接I/O控制电路和南桥芯片，其包括切换模块和内存供电模块，所述切换模块连接内存供电模块和I/O控制电路，内存供电模块连接南桥芯片；

所述切换模块根据I/O控制电路在工作状态下输出的控制信号，将系统电压转换为内存输入电压并输出给内存供电模块供电；切换模块还根据I/O控制电路在睡眠状态下输出的控制信号，将待机电压转换为内存输入电压并输出给内存供电模块供电；所述内存供电模块根据南桥芯片在工作状态和睡眠状态下输出的南桥睡眠控制信号、将内存输入电压转换为内存供电电压并输出给内存供电。

可选地，所述的支持睡眠功能的内存供电切换电路中，所述切换模块包括TTL管、第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第一电阻、第二电阻、第三电阻和第一电容；

所述TTL管的一输入脚连接I/O控制电路，TTL管的另一输入脚连接I/O控制电路，TTL管的电源脚输入3.3V待机电压，TTL管的地脚接地，TTL管的输出脚连接第一开关管的栅极，第一开关管的源极接地；第一开关管的漏极连接第二开关管的栅极、第三开关管的栅极和第一电阻的一端；第一电阻的另一端输入待机电压，第二开关管和第三开关管的源极均接地，第二开关管的漏极连接第四开关管的栅极和第二电阻的一端，第二电阻的另一端输入12V系统电压，第四开关管的漏极输入系统电压；第四开关管的源极是内存输入电压端、连接第五开关管的漏极和第一电容的一端，第一电容的另一端接地，第三开关管的漏极连接第五开关管的栅极和第三电阻的一端，第三电阻的另一端和第五开关管的源极均输入待机电压。

可选地，所述的支持睡眠功能的内存供电切换电路中，所述切换模块还包括第二电容、第三电容、第四电容、第五电容、第六电容和第七电容；

所述第二电容连接在TTL管的电源脚与地之间，第三电容的一端连接TTL管的输出脚和第一开关管的栅极，第三电容的另一端接地，第四电容连接在第四开关管的漏极与地之间，第五电容连接在第五开关管的源极与地之间；第六电容的一端连接第七电容的一端、第四开关管的源极和第一电容的一端；第六电容的另一端和第七电容的另一端均接地。

可选地，所述的支持睡眠功能的内存供电切换电路中，所述内存供电模块包括电源管理芯片、第六开关管、第七开关管、第八开关管、第九开关管、电感、第四电阻、第五电阻、第六电阻、第七电阻、第八电容和第九电容；

所述第六开关管的栅极输入南桥睡眠控制信号，第六开关管的源极接地，第六开关管的漏极连接第七开关管的栅极，第七开关管的源极接地，第七开关管的漏极连接电源管理芯片的COMP/EN脚，电源管理芯片的FB脚连接第四电阻的一端和第五电阻的一端，第五电阻的另一端接地，电源管理芯片的VCC脚连接内存输入电压端，电源管理芯片的BOOT脚通过第六电阻连接第八电容的一端；第八电容的另一端连接电源管理芯片的PHASE脚、第八开关管的漏极、第八开关管的栅极、第九开关管的源极和电感的一端；电源管理芯片的UGATE脚通过第七电阻连接第八开关管的栅极和漏极，第八开关管的源极连接内存输入电压端，电源管理芯片的LGATE脚连接第九开关管的栅极，第九开关管的漏极接地；电感的另一端是内存供电端、连接第四电阻的另一端和第九电容的一端；电源管理芯片的GND_PAD脚和GND脚均接地。

可选地，所述的支持睡眠功能的内存供电切换电路中，所述内存供电模块还包括第八电阻、第九电阻、第十电容和第十一电容；

所述第八电阻的一端连接第七开关管的栅极，第八电阻的另一端输入待机电压，第九电阻的一端连接第十一电容的一端和电源管理芯片的COMP/EN脚，第九电阻的另一端通过第十电容接地，第十一电容的另一端接地。

可选地，所述的支持睡眠功能的内存供电切换电路中，所述内存供电模块还包括第十电阻、第十一电阻、第十二电阻、第十二电容和第十三电容；

所述第十电阻的一端连接电源管理芯片的VCC脚和第十二电容的一端，第十电阻的一端连接内存输入电压端，第十二电容的另一端接地，第十一电阻的一端连接第十二电阻的一端和电源管理芯片的LGATE脚，第十一电阻的另一端连接第九开关管的栅极，第十二电阻的另一端接地，第十三电容连接在第八开关管的源极与地之间。

可选地，所述的支持睡眠功能的内存供电切换电路中，所述内存供电模块还包括第十三电阻、第十四电容和第十五电容；

所述第十三电阻的一端连接电感的一端，第十三电阻的另一端通过第十四电容接地，第十五电容连接在第九电容的一端与地之间。

本实用新型实施例第二方面提供了一种终端设备，包括一主板，所述主板上设置有I/O控制电路和南桥芯片，其中，所述主板上还设置所述的支持睡眠功能的内存供电切换电路，所述内存供电切换电路连接I/O控制电路和南桥芯片；

所述I/O控制电路在工作状态下控制内存供电切换电路将系统电压转换为内存输入电压，在睡眠状态下控制内存供电切换电路将待机电压转换为内存输入电压；南桥芯片在工作状态和睡眠状态下均控制内存供电切换电路根据内存输入电压生成内存供电电压来供电。

本实用新型实施例提供的技术方案中，终端设备包括一主板，所述主板上设置有I/O控制电路、南桥芯片和支持睡眠功能的内存供电切换电路；所述I/O控制电路在工作状态下控制内存供电切换电路将系统电压转换为内存输入电压，在睡眠状态下控制内存供电切换电路将待机电压转换为内存输入电压；南桥芯片在工作状态和睡眠状态下均控制内存供电切换电路根据内存输入电压生成内存供电电压来供电。终端设备处于睡眠状态时将待机电压转换为内存供电电压来供电，处于工作状态时将系统电压转换为内存供电电压来供电，既能确保睡眠状态也能持续供电，又能满足不同状态下的内存功耗应用需求。

附图说明

图1为本实用新型实施例中终端设备的结构框图。

图2为本实用新型实施例中主板的示意图。

图3为本实用新型实施例中I/O控制电路的电路示意图。

图4为本实用新型实施例中切换模块的电路示意图。

图5为本实用新型实施例中内存供电模块的电路示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请同时参阅图1和图2，本实用新型实施例提供的终端设备包括一主板，所述主板上设置有支持睡眠功能的内存供电切换电路10、I/O(输入/输出)控制电路20和南桥芯片30；所述内存供电切换电路10连接I/O控制电路20和南桥芯片30；所述I/O控制电路20在终端设备处于工作状态时，控制内存供电切换电路10将系统电压+5VS转换为内存输入电压+5VD，处于睡眠状态时控制内存供电切换电路10将待机电压+5VSB转换为内存输入电压+5VD；南桥芯片30在终端设备处于工作状态和睡眠状态时均控制内存供电切换电路10根据内存输入电压+5VD生成内存供电电压DDR来供电；在终端设备处于待机状态时控制内存供电切换电路10停止工作。

本实施例中，所述内存供电切换电路10包括切换模块110和内存供电模块120，所述切换模块110连接内存供电模块120和I/O控制电路20，内存供电模块120连接南桥芯片30。所述切换模块110根据I/O控制电路20在工作状态下输出的控制信号(本实施例包括开关信号和复位信号)，将系统电压+5VS转换为内存输入电压+5VD并输出给内存供电模块120供电；切换模块110还根据I/O控制电路20在睡眠状态下输出的控制信号，将待机电压+5VSB转换为内存输入电压+5VD并输出给内存供电模块120供电；所述内存供电模块120根据南桥芯片30在工作状态和睡眠状态下输出的南桥睡眠控制信号SLP_S4_N、将内存输入电压+5VD转换为内存供电电压DDR并输出给内存供电。内存供电模块120还根据南桥芯片30在待机状态下输出的南桥睡眠控制信号SLP_S4_N停止工作。

其中，所述终端设备可为台式机、笔记本、平板、一体机、服务器以及延伸产品等计算机设备。所述I/O控制电路20包括一I/O芯片U1，如图3所示，型号优选为128-LQFP，此处仅示出与本实施例相关的引脚以及连接关系，其他引脚名称和连接关系为现有技术，此处不做赘述。南桥芯片40为现有技术，此处仅使用其输出的南桥睡眠控制信号SLP_S4_N，对南桥芯片的具体结构不做详述。主板上各个电路的位置设置仅为示例，在具体实施时可根据需求布局。

请一并参阅图4，所述切换模块110包括TTL管U2、第一开关管Q1、第二开关管Q2、第三开关管Q3、第四开关管Q4、第五开关管Q5、第一电阻R1、第二电阻R2、第三电阻R3和第一电容C1；所述TTL管U2的一输入脚(1脚)连接I/O芯片U1的3VSBSW#/GP40/SCL0脚，TTL管U2的另一输入脚(2脚)连接I/O芯片U1的LRESET#/PLTRST#脚，TTL管U2的电源脚(5脚)输入3.3V待机电压+3VSB，TTL管U2的地脚(3脚)接地，TTL管U2的输出脚(4脚)连接第一开关管Q1的栅极，第一开关管Q1的源极接地；第一开关管Q1的漏极连接第二开关管Q2的栅极、第三开关管Q3的栅极和第一电阻R1的一端；第一电阻R1的另一端输入待机电压+5VSB，第二开关管Q2和第三开关管Q3的源极均接地，第二开关管Q2的漏极连接第四开关管Q4的栅极和第二电阻R2的一端，第二电阻R2的另一端输入12V系统电压+12VS，第四开关管Q4的漏极输入系统电压+5VS；第四开关管Q4的源极是内存输入电压端(输出内存输入电压+5VD)、连接第五开关管Q5的漏极和第一电容C1的一端，第一电容C1的另一端接地，第三开关管Q3的漏极连接第五开关管Q5的栅极和第三电阻R3的一端，第三电阻R3的另一端和第五开关管Q5的源极均输入待机电压+5VSB。

其中，所述TTL管U2是与门控制芯片，其两个输入脚分别输入开关信号SIO_3VSBSW-和复位信号PLTRST_N任一输入脚输入为低电平时，输出为低电平；两个输入脚均为高电平时，输出为高电平；TTL管U2的电源脚(5脚)接入3.3V待机电压+3VSB来供电。第一开关管Q1、第二开关管Q2和第三开关管Q3均是小功率的NMOS管，栅极电压为高电平时导通，低电平时截止。第一电阻R1为Q2和Q3的上拉电阻，阻值优选为10KΩ。第四开关管Q4是大功率的PMOS管，栅极电压为低电平时导通，高电平时截止，第二电阻R2是Q4的上拉电阻，阻值优选为1KΩ。第五开关管Q5是大功率的NMOS管，栅极电压为高电平时导通，低电平时截止，第三电阻R3是Q5的上拉电阻，阻值优选为10KΩ。各个上拉电阻用于将所接开关管的栅极电压上拉为高电平并进行限流保护。

优选地，所述切换模块20还包括第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6和第七电容C7；所述第二电容C2连接在TTL管U2的电源脚(5脚)与地之间，第三电容C3的一端连接TTL管U2的输出脚(4脚)和第一开关管Q1的栅极，第三电容C3的另一端接地，第四电容C4连接在第四开关管Q4的漏极与地之间，第五电容C5连接在第五开关管Q5的源极与地之间；第六电容C6的一端连接第七电容C7的一端、第四开关管Q4的源极和第一电容C1的一端；第六电容C6的另一端和第七电容C7的另一端均接地。

其中，第二电容C2(容值优选为0.1uF)、第四电容C4(容值优选为10uF)、第五电容C5(容值优选为10uF)是电源滤波电容，用于对所接的电压进行滤波，使对应的供电更加稳定。第三电容C3(容值优选为0.1uF)用于对TTL管U2的输出信号进行滤波，使第一开关管Q1的通断更加稳定。第六电容C6和第七电容C7(容值均优选为22uF)是内存输入电压+5VD的滤波电容。

请一并参阅图5，所述内存供电模块30包括电源管理芯片UP1、第六开关管Q6、第七开关管Q7、第八开关管Q8、第九开关管Q9、电感L1、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电容C8和第九电容C9；所述第六开关管Q6的栅极输入南桥睡眠控制信号SLP_S4_N(即连接南桥芯片)，第六开关管Q6的源极接地，第六开关管Q6的漏极连接第七开关管Q7的栅极，第七开关管Q7的源极接地，第七开关管Q7的漏极连接电源管理芯片UP1的COMP/EN脚，电源管理芯片UP1的FB脚连接第四电阻R4的一端和第五电阻R5的一端，第五电阻R5的另一端接地，电源管理芯片UP1的VCC脚连接内存输入电压端，电源管理芯片UP1的BOOT脚通过第六电阻R6连接第八电容C8的一端；第八电容C8的另一端连接电源管理芯片UP1的PHASE脚、第八开关管Q8的漏极、第八开关管Q8的栅极、第九开关管Q9的源极和电感L1的一端；电源管理芯片UP1的UGATE脚通过第七电阻R7连接第八开关管Q8的栅极和漏极，第八开关管Q8的源极连接内存输入电压端，电源管理芯片UP1的LGATE脚连接第九开关管Q9的栅极，第九开关管Q9的漏极接地；电感L1的另一端是内存供电端(输出内存供电电压DDR)、连接第四电阻R4的另一端和第九电容C9的一端；电源管理芯片UP1的GND_PAD脚和GND脚均接地。

其中，所述电源管理芯片UP1的型号优选为RT8120A，第六开关管Q6优选型号为L2N7002LT1G的NMOS管，第七开关管Q7优选型号为PNM723T201E0的NMOS管，第八开关管Q8是High side MOSFET开关管(优选型号为MDU1514URH的)，第九开关管Q9是Low side MOSFET开关管(优选型号为MDU1517RH)。南桥睡眠控制信号SLP_S4_N由现有的南桥芯片输出(其输出引脚为现有技术，此处主要是使用该信号)，在系统开机正常工作及睡眠状态下为高电平，系统处于待机状态时为低电平。

南桥睡眠控制信号SLP_S4_N为高电平时，第六开关管Q6导通将第七开关管Q7的栅极下拉为低电平，Q7截止，电源管理芯片UP1的COMP/EN脚上的使能信号被芯片内部电路内置为高电平，电源管理芯片UP1工作，电源管理芯片UP1的UGATE脚与LGATE脚输出对应的驱动信号来控制Q8、Q9做对应的开关工作；通过R4与R5分压输出内存供电电压DDR，计算公式为VOUT_DDR＝(1+R4/RP5)×VREF，其中，VOUT_DDR为内存供电电压DDR的电压值，VREF等于0.6V。内存供电电压DDR输出给内存提供工作供电。

南桥睡眠控制信号SLP_S4_N为低电平时，第六开关管Q6截止不工作，第七开关管Q7的栅极为高电平而导通，第七开关管Q7的漏极被下拉到地，使电源管理芯片UP1的COMP/EN脚上使能信号为低电平，电源管理芯片UP1不工作，无内存供电电压DDR输出。

优选地，所述内存供电模块30还包括第八电阻R8、第九电阻R9、第十电容C10和第十一电容C11；所述第八电阻R8的一端连接第七开关管Q7的栅极，第八电阻R8的另一端输入待机电压+3VSB，第九电阻R9的一端连接第十一电容C11的一端和电源管理芯片UP1的COMP/EN脚，第九电阻R9的另一端通过第十电容C10接地，第十一电容C11的另一端接地。

其中，所述第八电阻R8(阻值优选为10KΩ)为上拉电阻，用于在Q6截止时将Q7的栅极电压上拉为高电平，还能限流保护Q7。所述R9(阻值优选为27KΩ)、C10(容值优选为0.01uF)、C11(容值优选为10uF)组成的滤波电路用于对COMP/EN脚上的使能信号进行滤波，使其稳定。

所述内存供电模块30还包括第十电阻R10、第十一电阻R11、第十二电阻R12、第十二电容C12和第十三电容C13；所述第十电阻R10的一端连接电源管理芯片UP1的VCC脚和第十二电容C12的一端，第十电阻R10的一端连接内存输入电压端，第十二电容C12的另一端接地，第十一电阻R11的一端连接第十二电阻R12的一端和电源管理芯片UP1的LGATE脚，第十一电阻R11的另一端连接第九开关管Q9的栅极，第十二电阻R12的另一端接地，第十三电容C13连接在第八开关管Q8的源极与地之间。

其中，R10和C12(规格为2.2uF/16V)组成RC滤波电路，对输入的内存输入电压+5VD进行RC滤波，使电源管理芯片UP1的供电更加稳定。第十三电容C13对内存输入电压+5VD滤波。R11和R12对LGATE脚输出的驱动信号进行分压后再控制Q9，可保护Q9；还能在无驱动信号时将Q9的栅极接地避免误导通。

所述内存供电模块30还包括第十三电阻R13、第十四电容C14和第十五电容C15；所述第十三电阻R13的一端连接电感L1的一端，第十三电阻R13的另一端通过第十四电容C14接地，第十五电容C15连接在第九电容C9的一端与地之间。通过R13、C14、C15来进一步对输出的内存供电电压DDR滤波去扰，可使内存的供电更加稳定，电路性能更优。

请继续参阅图2至图5，所述终端设备以计算机为例，其工作原理为：

当电源开启，系统处于待机状态时，南桥睡眠控制信号SLP_S4_N为低电平，第六开关管Q6截止不工作，第七开关管Q7的栅极为高电平而导通，第七开关管Q7的漏极被下拉到地，使电源管理芯片UP1的COMP/EN脚上使能信号为低电平，电源管理芯片UP1不工作，无内存供电电压DDR输出。

当计算机在正常工作状态下，主板上的I/O芯片U1正常工作，此时开关信号SIO_3VSBSW-与复位信号PLTRST_N均为高电平，分别传输至TTL管U2的两个输入脚(1脚和2脚)，则TTL管U2的输出脚4输出高电平，控制第一开关管Q1的DS(Drain与Source)极导通拉地，第二开关管Q2与第三开关管Q3的栅极(G极)均为低电平，截止不工作。第五开关管Q5的栅极电压为高电平不工作，第四开关管Q4的栅极电压为高电平而导通，此时系统电压+5VS通过线性转换为内存输入电压+5VD，给电源管理芯片UP1的VCC脚和与第八开关管Q8提供输入供电。系统正常工作时，南桥睡眠控制信号SLP_S4_N为高电平，第六开关管Q6导通将第七开关管Q7的栅极下拉为低电平，Q7截止，电源管理芯片UP1的COMP/EN脚上的使能信号被芯片内部电路内置为高电平，电源管理芯片UP1工作，电源管理芯片UP1的UGATE脚与LGATE脚输出对应的驱动信号来控制Q8、Q9做对应的开关工作；通过R4与R5分压输出内存供电电压DDR给内存提供工作供电。

当计算机在睡眠状态下，I/O芯片U1处于待机状态，此时开关信号SIO_3VSBSW-与复位信号PLTRST_N为低电平，TTL管U2不工作且输出脚4输出为低电平，第一开关管Q1截止，第二开关管Q2与第三开关管Q3的栅极电压均被待机电压+5VSB上拉为高电平，第二开关管Q2与第三开关管Q3导通(即漏极D与源极S导通)拉地，第四开关管Q4的栅极电压为低电平不工作(即截止)，第五开关管Q5的栅极电压为低电平而导通，此时待机电压+5VSB通过线性转换为内存输入电压+5VD，电源管理芯片UP1的VCC脚和与第八开关管Q8的漏极提供输入供电。睡眠状态下，南桥睡眠控制信号SLP_S4_N保持在高电平状态，Q6导通，Q7截止，COMP/EN脚上的使能信号被内置为高电平，UP1正常工作，内存供电电压DDR正常输出给内存提供工作供电，从而确保系统在正常工作及睡眠待机状态下均可持续给内存提供工作供电。

由于ATX电源输出的待机电压+5VSB的基本可带载电流在2.5A左右，只可满足睡眠待机状态下内存10A左右的功耗应用，不能满足计算机系统正常工作下的内存功耗应用需求，然而ATX电源的系统电压+5VS的基本带载电流在18A左右，可完全满足系统正常工作下的内存功耗应用需求，因此，选择待机电压+5VSB与系统电压+5VS之间切换为对应的电压输出，正常工作时由系统电压+5VS转换为内存输入电压+5VD，睡眠状态下切换成待机电压+5VSB转换为内存输入电压+5VD，即可满足不同状态下的内存功耗应用需求。

综上所述，本实用新型提供的支持睡眠功能的内存供电切换电路及终端设备，能根据工作状态和睡眠状态，选择将系统电压还是待机电压转换为内存输入电压，根据内存输入电压生成内存供电电压来供电；待机供电与系统供电可自由切换，确保计算机系统在睡眠状态下对内存输入电压持续供电不间断，实现计算机系统睡眠功能。电路线路简单，零件数量少，成本低，可降低工程师Layout布线与Debug难度，缩短研发周期，降低了研发成本；并且电路中的器件均为常用物料，采购方便，也容易找到替换器件。线路性能稳定，有效实现了计算机系统的睡眠功能，达到节能效果，降低计算机功耗，提高了系统工作性能，通用性强，可作为标准参考线路推广。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (8)

1.一种支持睡眠功能的内存供电切换电路，连接I/O控制电路和南桥芯片，其特征在于，包括切换模块和内存供电模块，所述切换模块连接内存供电模块和I/O控制电路，内存供电模块连接南桥芯片；

所述切换模块根据I/O控制电路在工作状态下输出的控制信号，将系统电压转换为内存输入电压并输出给内存供电模块供电；切换模块还根据I/O控制电路在睡眠状态下输出的控制信号，将待机电压转换为内存输入电压并输出给内存供电模块供电；所述内存供电模块根据南桥芯片在工作状态和睡眠状态下输出的南桥睡眠控制信号、将内存输入电压转换为内存供电电压并输出给内存供电。

2.根据权利要求1所述的支持睡眠功能的内存供电切换电路，其特征在于，所述切换模块包括TTL管、第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第一电阻、第二电阻、第三电阻和第一电容；

所述TTL管的一输入脚连接I/O控制电路，TTL管的另一输入脚连接I/O控制电路，TTL管的电源脚输入3.3V待机电压，TTL管的地脚接地，TTL管的输出脚连接第一开关管的栅极，第一开关管的源极接地；第一开关管的漏极连接第二开关管的栅极、第三开关管的栅极和第一电阻的一端；第一电阻的另一端输入待机电压，第二开关管和第三开关管的源极均接地，第二开关管的漏极连接第四开关管的栅极和第二电阻的一端，第二电阻的另一端输入12V系统电压，第四开关管的漏极输入系统电压；第四开关管的源极是内存输入电压端、连接第五开关管的漏极和第一电容的一端，第一电容的另一端接地，第三开关管的漏极连接第五开关管的栅极和第三电阻的一端，第三电阻的另一端和第五开关管的源极均输入待机电压。

3.根据权利要求2所述的支持睡眠功能的内存供电切换电路，其特征在于，所述切换模块还包括第二电容、第三电容、第四电容、第五电容、第六电容和第七电容；

所述第二电容连接在TTL管的电源脚与地之间，第三电容的一端连接TTL管的输出脚和第一开关管的栅极，第三电容的另一端接地，第四电容连接在第四开关管的漏极与地之间，第五电容连接在第五开关管的源极与地之间；第六电容的一端连接第七电容的一端、第四开关管的源极和第一电容的一端；第六电容的另一端和第七电容的另一端均接地。

4.根据权利要求2所述的支持睡眠功能的内存供电切换电路，其特征在于，所述内存供电模块包括电源管理芯片、第六开关管、第七开关管、第八开关管、第九开关管、电感、第四电阻、第五电阻、第六电阻、第七电阻、第八电容和第九电容；

所述第六开关管的栅极输入南桥睡眠控制信号，第六开关管的源极接地，第六开关管的漏极连接第七开关管的栅极，第七开关管的源极接地，第七开关管的漏极连接电源管理芯片的COMP/EN脚，电源管理芯片的FB脚连接第四电阻的一端和第五电阻的一端，第五电阻的另一端接地，电源管理芯片的VCC脚连接内存输入电压端，电源管理芯片的BOOT脚通过第六电阻连接第八电容的一端；第八电容的另一端连接电源管理芯片的PHASE脚、第八开关管的漏极、第八开关管的栅极、第九开关管的源极和电感的一端；电源管理芯片的UGATE脚通过第七电阻连接第八开关管的栅极和漏极，第八开关管的源极连接内存输入电压端，电源管理芯片的LGATE脚连接第九开关管的栅极，第九开关管的漏极接地；电感的另一端是内存供电端、连接第四电阻的另一端和第九电容的一端；电源管理芯片的GND_PAD脚和GND脚均接地。

5.根据权利要求4所述的支持睡眠功能的内存供电切换电路，其特征在于，所述内存供电模块还包括第八电阻、第九电阻、第十电容和第十一电容；

所述第八电阻的一端连接第七开关管的栅极，第八电阻的另一端输入待机电压，第九电阻的一端连接第十一电容的一端和电源管理芯片的COMP/EN脚，第九电阻的另一端通过第十电容接地，第十一电容的另一端接地。

6.根据权利要求4所述的支持睡眠功能的内存供电切换电路，其特征在于，所述内存供电模块还包括第十电阻、第十一电阻、第十二电阻、第十二电容和第十三电容；

所述第十电阻的一端连接电源管理芯片的VCC脚和第十二电容的一端，第十电阻的一端连接内存输入电压端，第十二电容的另一端接地，第十一电阻的一端连接第十二电阻的一端和电源管理芯片的LGATE脚，第十一电阻的另一端连接第九开关管的栅极，第十二电阻的另一端接地，第十三电容连接在第八开关管的源极与地之间。

7.根据权利要求4所述的支持睡眠功能的内存供电切换电路，其特征在于，所述内存供电模块还包括第十三电阻、第十四电容和第十五电容；

所述第十三电阻的一端连接电感的一端，第十三电阻的另一端通过第十四电容接地，第十五电容连接在第九电容的一端与地之间。

8.一种终端设备，包括一主板，所述主板上设置有I/O控制电路和南桥芯片，其特征在于，还设置如权利要求1-7任一项所述的支持睡眠功能的内存供电切换电路；所述内存供电切换电路连接I/O控制电路和南桥芯片；

所述I/O控制电路在工作状态下控制内存供电切换电路将系统电压转换为内存输入电压，在睡眠状态下控制内存供电切换电路将待机电压转换为内存输入电压；南桥芯片在工作状态和睡眠状态下均控制内存供电切换电路根据内存输入电压生成内存供电电压来供电。

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