CN215298171U - 一种内存复位电路、主板及计算机设备 - Google Patents

Abstract

本实用新型实施例提供一种内存复位电路、主板和计算机设备，内存复位电路包括第一处理器、桥片、第二处理器、第一开关电路和内存；处理器与桥片电连接，其中，第一处理器集成有内存控制器，桥片集成有ACPI控制器；ACPI控制器与第二处理器电连接，第一开关电路电连接在第一处理器和内存之间，且第一开关电路与第二处理器电连接；在第二处理器控制第一开关电路导通的情况下，内存接收来自内存控制器的复位信号。本实用新型实施例可以消除内存复位信号的波动，内存中的数据不易丢失，可以提高CPU唤醒过程中内存复位的可靠性和稳定性。

Description

一种内存复位电路、主板及计算机设备

技术领域

本实用新型涉及内存复位技术领域，特别是涉及一种内存复位电路、主板及计算机设备。

背景技术

ACPI(Advanced Configuration and Power Management Interface，板卡高级配置和电源接口)技术用于实现计算机设备电源的低功耗管理，CPU(Central ProcessingUnit，中央处理器)或桥片可以集成ACPI功能。

现有技术中，ACPI功能提供了多种状态(S0、S1、S2和S3等)；其中，ACPI提供了表示电源全功耗输出的S0状态，以及表示仅保留内存和USB接口工作的低功耗S3状态。当CPU从S3状态切换到S0状态时，需要由桥片输出高电平的S3信号作为唤醒触发信号，以控制电源域中各个电源开始供电。

然而，实际应用中，CPU在状态切换的唤醒过程中由于电源域众多，唤醒过程中各电源域上电存在时序要求，容易受到干扰，使得内存复位信号和内存时钟使能信号产生波动，进而导致内存中的数据丢失。

实用新型内容

本实用新型提供一种内存复位电路、主板及计算机设备，以至少解决现有CPU唤醒过程中内存复位信号波动的问题。

本实用新型实施例提供一种内存复位电路，所述内存复位电路包括第一处理器、桥片、第二处理器、第一开关电路和内存；

所述第一处理器与所述桥片电连接，其中，所述第一处理器集成有内存控制器，所述桥片集成有ACPI控制器；

所述ACPI控制器与所述第二处理器电连接，用于向所述第二处理器输入电源状态切换信号，所述电源状态切换信号用于指示所述内存对应的电源状态的变化；

所述第二处理器接收来自所述第一处理器的控制指令，所述控制指令用于通知所述第二处理器控制所述第一开关电路导通；

所述第一开关电路电连接在所述内存控制器和所述内存之间，且所述第一开关电路与所述第二处理器电连接；

在所述第二处理器控制所述第一开关电路导通的情况下，所述内存接收来自所述内存控制器的复位信号。

可选地，所述内存复位电路还包括电平转换芯片；

所述电平转换芯片电连接在所述第一处理器和所述第二处理器之间，或所述电平转换芯片电连接在所述桥片和所述第二处理器件之间。

可选地，所述内存复位电路还包括第二开关电路；

所述第二开关电路电连接在所述内存控制器和所述内存之间，且所述第二开关电路与所述第二处理器电连接；

在所述第二处理器控制所述第二开关电路关闭的情况下，所述内存接收来自所述内存控制器的时钟使能信号。

可选地，所述第一开关电路包括第一MOS管和第一三极管；

所述第一MOS管的栅极与所述第二处理器电连接，所述第一MOS管的栅极用于接收来自所述第二处理器的复位控制信号以控制所述第一MOS管的通断；

所述第一MOS管的源极和漏极中一个与所述内存控制器电连接，用于接收所述复位信号，所述第一MOS管的源极和漏极中另一个与所述第一三极管的基极电连接，所述第一MOS管用于控制所述第一三极管的通断；

所述第一三极管的集电极和发射极中一个与所述内存的复位引脚以及内存电源电连接，所述第一三极管的集电极和发射极中另一个接地。

可选地，所述第一MOS管为NMOS管，所述第一三极管为NPN三极管；

所述第一MOS管的栅极与所述第二处理器电连接，所述第一MOS管的漏极与所述内存控制器电连接，所述第一MOS管的源极与所述第一三极管的基极电连接；

所述第一三极管的集电极与所述内存的复位引脚以及内存电源电连接，所述第一三极管的发射极接地。

可选地，所述第一MOS管为PMOS管，所述第一三极管为PNP三极管；

所述第一MOS管的栅极与所述第二处理器电连接，所述第一MOS管的源极与所述内存控制器电连接，所述第一MOS管的漏极与所述第一三极管的基极电连接；

所述第一三极管的发射极与所述内存的复位引脚以及内存电源电连接，所述第一三极管的集电极接地。

可选地，所述第二开关电路包括第二MOS管和第二三极管；

所述第二MOS管的栅极与所述第二处理器电连接，所述第二MOS管的栅极用于接收来自所述第二处理器的时钟控制信号以控制所述第二MOS管的通断；

所述第二MOS管的源极和漏极中一个与所述第二三极管的基极以及内存电源电连接，所述第二MOS管的源极和漏极中另一个接地，所述第二MOS管用于控制所述第二三极管的通断；

所述第二三极管的集电极和发射极中一个与所述内存控制器以及所述内存电连接，所述第二三极管的集电极和发射极中另一个接地。

可选地，所述第二MOS管为NMOS管，所述第二三极管为NPN三极管；

所述第二MOS管的栅极与所述第二处理器电连接，所述第二MOS管的漏极与第二三极管的基极以及内存电源电连接，所述第二MOS管的源极接地；

所述第二三极管的集电极与所述内存控制器以及所述内存电连接，所述第二三极管的发射极接地。

可选地，所述第二MOS管为PMOS管，所述第二三极管为PNP三极管；

所述第二MOS管的栅极与所述第二处理器电连接，所述第二MOS管的源极与第二三极管的基极以及内存电源电连接，所述第二MOS管的漏极接地；

所述第二三极管的发射极与所述内存控制器以及所述内存电连接，所述第二三极管的集电极接地。

可选地，所述内存为双通道内存，所述内存控制器包括独立的第一内存控制器和第二内存控制器；

所述第一内存控制器与所述第一开关电路、所述第二开关电路电连接，且所述第二内存控制器与所述第一开关电路、所述第二开关电路电连接。

本实用新型实施例还提供一种主板，所述主板包括前述任一种内存复位电路。

本实用新型实施例还提供一种计算机设备，所述计算机设备包括前述任一种内存复位电路或主板。

相对于现有技术，本实用新型具备如下优点：

本实用新型实施例提供的一种内存复位电路，该内存复位电路中设置有独立于桥片的第二处理器，该第二处理器可以在接收到ACPI控制器的电源状态切换信号后，由第一处理器向第二处理器发出控制指令，以控制第一开关电路导通，实现内存的复位，使内存恢复至工作状态。因此，第二处理器的设置，使得CPU唤醒过程中，内存的复位受到前级电路中第二处理器以及第一处理器的控制，当第二处理器接收到来自第一处理器的控制指令时，才会触发第一开关电路的导通，进而可将第一处理器发出的内存复位信号传输至内存中，内存的复位过程更加有序，避免了第一处理器电源、桥片电源、内存电源之间的互相干扰，可以消除内存复位信号的波动，内存中的数据不易丢失，可以提高CPU从待机休眠状态下唤醒的过程中，内存复位的可靠性和稳定性。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的第一种内存复位电路的原理示意图；

图2是本实用新型实施例提供的第二种内存复位电路的原理示意图；

图3是本实用新型实施例提供的第三种内存复位电路的原理示意图；

图4是本实用新型实施例提供的第四种内存复位电路的原理示意图；

图5是本实用新型实施例提供的第五种内存复位电路的原理示意图；

图6是本实用新型实施例提供的一种第一开关电路的电路示意图；

图7是本实用新型实施例提供的另一种第一开关电路的电路示意图；

图8是本实用新型实施例提供的一种第二开关电路的电路示意图；

图9是本实用新型实施例提供的另一种第二开关电路的电路示意图；

图10是本实用新型实施例提供的一种内存复位电路的电路示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

参照图1，本实用新型提供了一种内存复位电路，所述内存复位电路包括第一处理器10、桥片11、第二处理器13、第一开关电路14和内存15；

所述第一处理器10与所述桥片11电连接，其中，所述第一处理器10集成有内存控制器101，所述桥片11集成有ACPI控制器111；

所述ACPI控制器111与所述第二处理器13电连接，用于向所述第二处理器13输入电源状态切换信号，所述电源状态切换信号用于指示所述内存15对应的电源状态的变化；

所述第二处理器13接收来自所述第一处理器10的控制指令，所述控制指令用于通知所述第二处理器13控制所述第一开关电路14导通；

所述第一开关电路14电连接在所述内存控制器101和所述内存15之间，且所述第一开关电路14与所述第二处理器13电连接；

在所述第二处理器13控制所述第一开关电路14导通的情况下，所述内存15接收来自所述内存控制器101的复位信号。

具体而言，本实用新型实施例中的内存复位电路目的在于协调CPU唤醒过程中各个电源域电源上电的时序，以避免各个部件上电时序紊乱导致的信号干扰。电路中第一处理器10即CPU，其内部集成了对内存进行控制管理的内存控制器。桥片11可以为南桥芯片或北桥芯片，也可以为集成南北桥功能的桥片，ACPI控制器多数情况下集成配置在南桥芯片中。随着越来越多的厂商将北桥芯片集成在CPU中，主板上往往只能看到南桥芯片。桥片11中的ACPI控制器向各个电源域分配电源信号并控制各个电源域的上电顺序。从而，利用ACPI控制电源状态处于S0，S1，S2，S3，S4，S5中的某种状态，实现电源的低功耗管理。

在本实用新型实施例中，基于ACPI技术定义的S0状态表示正常工作状态，即该内存复位电路所应用的主板上各个硬件模块均按照上电时序完成上电，设备处于正常工作的状态。S3状态表示待机到内存的状态，该S3状态时，只有主板上的内存以及USB(UniversalSerial Bus，通用串行总线)端口和网口上电，其他硬件的电源均被切断，也就是说，此时，计算机设备处于休眠的省电状态，用户可以通过操作鼠标、键盘或者远程网络唤醒计算机设备。S4状态表示待机到硬盘的状态，该S4状态时，只有主板上的硬盘上电，其他硬件的电源均被切断，也就是说，此时，计算机设备也处于省电的状态，用户可以通过操作电源按钮唤醒计算机设备。S5状态则表示关机状态，该S5状态时，只有CPU的ACPI控制器部分上电，可以监测到电源按钮被触发时，控制电源开关电路向各个硬件按照上电时序供电，因此，维持ACPI控制器工作只需要低压信号即可。本实用新型实施例所提及的CPU唤醒过程即电源从上述的S3状态恢复到S0状态的过程。

如图1或图2所示，示出了本实用新型实施例的一种内存复位电路，ACPI控制器111与第二处理器13电连接，当ACPI控制器111监测到在S3状态时，用户存在移动鼠标、操作键盘等行为时，可以由ACPI控制器111向外输出高电平的ACPI_S3N信号，ACPI_S3N信号即电源状态切换信号，该电源状态切换信号作用在于控制该内存复位电路中各开关协调配合，以实现使电源退出S3状态，切换到S0状态。ACPI_S3N信号输入到第二处理器13中之后，桥片11可以通知第一处理器10直接或者间接地向第二处理器13发送控制指令。该控制指令作用在于通知第二处理器13，第一处理器10一侧已经完成各项复位准备工作，可以控制后级连接的第一开关电路14导通。

上述的第一开关电路14电连接在内存控制器101和内存15之间，且第一开关电路14与第二处理器13电连接。当第二处理器13接收到来自第一处理器10的控制指令时，可以向第一开关电路14输出一控制信号，控制第一开关电路14导通，进而使内存控制器101的复位信号顺利传输至内存15的复位引脚上，使内存15进入复位状态。其中，ACPI控制器111通过桥片11的GPIO接口与第二处理器13的相应接口连接。

本实用新型实施例提供的一种内存复位电路，该内存复位电路中设置有独立于桥片的第二处理器，该第二处理器可以在接收到ACPI控制器的电源状态切换信号后，由第一处理器向第二处理器发出控制指令，以控制第一开关电路导通，实现内存的复位，使内存恢复至工作状态。因此，第二处理器的设置，使得CPU唤醒过程中，内存的复位受到前级电路中第二处理器以及第一处理器的控制，当第二处理器接收到来自第一处理器的控制指令时，才会触发第一开关电路的导通，进而可将第一处理器发出的内存复位信号传输至内存中，多级处理器的设置和专用处理器通过相应指令使得内存的复位过程更加有序，避免了第一处理器电源、桥片电源、内存电源之间的互相干扰，可以消除内存复位信号的波动，内存中的数据不易丢失，可以提高CPU从待机休眠状态下唤醒的过程中，内存复位的可靠性和稳定性。

可选地，参照图2或图3，所述内存复位电路还包括电平转换芯片12；

所述电平转换芯片12电连接在所述第一处理器10和所述第二处理器13之间，或所述电平转换芯片12电连接在所述桥片11和所述第二处理器13之间。

具体而言，在前述方案的基础上，一种实施方式中，由于第二处理器13可以为常见的单片机、FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)、CPDL(Complex Programmable Logic Device，复杂可编程逻辑器件)等，这类器件使用的是standby域的电源，而第一处理器10则使用的是S0域的电源，两者接口电平不同，因此，实际应用中，如图2所示，可以在第一处理器10和第二处理器13之间连接电平转换芯片12，由第一处理器10直接控制第二处理器13。如图3所示，也可以在桥片11和第二处理器13之间连接电平转换芯片12，间接控制第二处理器13。需要说明的是，电平转换芯片12的连接可以采用I²C(inter-integrated circuit，双向串行总线)、SPI(Serial Peripheral Interface，串行外设接口)总线、UART(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)总线或PCIE(peripheral component interconnect express，高速串行计算机扩展总线)进行连接，实现数据信号和时钟信号的传输。

可选地，参照图4或图5，所述内存复位电路还包括第二开关电路16；

所述第二开关电路16电连接在所述内存控制器101和所述内存15之间，且所述第二开关电路16与所述第二处理器13电连接；

在所述第二处理器13控制所述第二开关电路16关闭的情况下，所述内存15接收来自所述内存控制器101的时钟使能信号。

具体而言，在前述方案的基础上，一种实施方式中，还可以在内存控制器101和内存15之间连接第二开关电路16。如图4所示，在图2示意的原理图上增加了第二开关电路16，如图5所示，在图3示意的原理图上增加了第二开关电路16。需要说明的是，还可以在图1示意的原理图上增加第二开关电路16，对此不再赘述示意。

第二开关电路16连接在内存15和内存控制器101之间，当第二处理器13接收到ACPI_S3N信号后，发出时钟控制信号EC_DDR_CKE_CTL控制第二开关电路16关闭，可以使得来自内存控制器101的内存时钟使能信号CPU_DDR_CKE被拉高，此时，内存15内部电路使能有效，内存15可以正常接收复位信号MC_DIMM_RESETn，使得内存15从S3状态切换到S0状态。可以理解的是，当时钟控制信号EC_DDR_CKE_CTL控制第二开关电路16导通时，可以使得来自内存控制器101的内存时钟使能信号CPU_DDR_CKE被拉低，使得内存15进入到S3睡眠状态。从而可将内存时钟使能信号从第一处理器10和桥片11之间剥离出来单独控制，避免内存时钟使能信号受到干扰发生波动。此外，需要说明的是，内存15可以为双通道内存，相应地，内存控制器101可以包括独立的第一内存控制器和第二内存控制器。第一内存控制器与第一开关电路14、第二开关电路16电连接，且第二内存控制器与第一开关电路14、第二开关电路16电连接，可以实现两个通道信号的独立控制。

可选地，参照图6或图7，所述第一开关电路14包括第一MOS管141和第一三极管142；

所述第一MOS管141的栅极G与所述第二处理器13电连接，所述第一MOS管141的栅极G用于接收来自所述第二处理器13的复位控制信号以控制所述第一MOS管141的通断；该复位控制信号即为第二处理器13向第一开关电路14输出的一控制信号(参阅图6和图7中EC_DDR_RSTN_CTL)；

所述第一MOS管141的源极S和漏极D中一个与所述内存控制器101电连接，用于接收所述复位信号(即图6和图7中所示CPU_DDR_RESETN)，所述第一MOS管141的源极S和漏极D中另一个与所述第一三极管142的基极B电连接，所述第一MOS管141用于控制所述第一三极管142的通断；

所述第一三极管142的集电极C和发射极E中一个与所述内存15的复位引脚以及内存电源电连接，所述第一三极管142的集电极C和发射极E中另一个接地。

具体而言，如图6或图7所示，一种实施方式中，上述的第一开关电路14可以包括第一MOS管141和第一三极管142。第一三极管142的集电极C和发射极E中一个与内存15的复位引脚以及内存电源P1.2V_DIMM电连接，所述第一三极管142的集电极C和发射极E中另一个接地。结合图示，可以理解的是，当第一三极管142断开时，内存15的复位引脚即与内存电源P1.2V_DIMM电连接，处于高电平状态。当第一三极管142导通时，内存15的复位引脚即接地，处于低电平状态，即切换到复位状态。为了实现对第一三极管142的通断控制，可以在第一三极管142的基极B电连接第一MOS管141，第一MOS管141的栅极G与第二处理器13电连接，第一MOS管141的栅极G用于接收来自第二处理器13的复位控制信号EC_DDR_RSTN_CTL，复位控制信号EC_DDR_RSTN_CTL可以控制第一MOS管141的通断，第一MOS管141的源极S和漏极D中一个与内存控制器101电连接，用于接收复位信号CPU_DDR_RESETN，第一MOS管141的源极S和漏极D中另一个与第一三极管142的基极B电连接。

结合图示，可以理解的是，当复位控制信号EC_DDR_RSTN_CTL控制第一MOS管141导通时，第一三极管142的基极B可以接收到来自第一处理器10的复位信号CPU_DDR_RESETN，该复位信号可以控制第一三极管142导通。此外，需要说明的是，为了保证第一三极管142的正常工作，还可以在第一三极管142的基极B与接地点之间连接偏置的分压电阻，该分压电阻一方面可以为第一三极管142的基极B提供其导通所需发电压，还可以防止输入电流过大造成第一三极管142的损坏。

可选地，参照图6，所述第一MOS管141为NMOS管，所述第一三极管142为NPN三极管；

如图6所示，所述第一MOS管141的栅极G与所述第二处理器13电连接，所述第一MOS管141的漏极D与所述内存控制器101电连接，所述第一MOS管141的源极S与所述第一三极管142的基极B电连接；

所述第一三极管142的集电极C与所述内存15的复位引脚以及内存电源电连接，所述第一三极管142的发射极E接地。

具体而言，一种实施方式中，当第一MOS管141为NMOS管，第一三极管142为NPN三极管时，本实用新型实施例的内存复位电路如图6所示。在图6中，第一MOS管141的栅极G与第二处理器13电连接，第一MOS管141的漏极D与内存控制器101电连接，第一MOS管141的源极S与第一三极管142的基极B电连接。当第二处理器13输出的复位控制信号EC_DDR_RSTN_CTL为高电平信号时，第一MOS管141的源极S和漏极D导通，同时，若内存控制器101输出的复位信号CPU_DDR_RESETN为高电平信号，即可触发控制第一三极管142导通，进而，将第一三极管142的集电极C输出的信号MC_DIMM_RESETn强制拉低，使内存15复位。

可选地，参照图7，所述第一MOS管141为PMOS管，所述第一三极管142为PNP三极管；

如图7所示，所述第一MOS管141的栅极G与所述第二处理器13电连接，所述第一MOS管141的源极S与所述内存控制器101电连接，所述第一MOS管141的漏极D与所述第一三极管142的基极B电连接；

所述第一三极管142的发射极E与所述内存15的复位引脚以及内存电源电连接，所述第一三极管142的集电极C接地。

具体而言，一种实施方式中，当第一MOS管141为PMOS管，第一三极管142为PNP三极管时，本实用新型实施例的内存复位电路如图7所示。在图7中，第一MOS管141的栅极G与第二处理器13电连接，第一MOS管141的源极S与内存控制器101电连接，第一MOS管141的漏极D与第一三极管142的基极B电连接。当第二处理器13输出的复位控制信号EC_DDR_RSTN_CTL为低电平信号时，第一MOS管141的源极S和漏极D导通，同时，若内存控制器101输出的复位信号CPU_DDR_RESETN为低电平信号，即可触发控制第一三极管142导通，进而，将第一三极管142的发射极E输出的信号MC_DIMM_RESETn强制拉低，使内存15复位。

可选地，参照图8或图9，所述第二开关电路16包括第二MOS管161和第二三极管162；

所述第二MOS管161的栅极G与所述第二处理器13电连接，所述第二MOS管161的栅极G用于接收来自所述第二处理器13的时钟控制信号以控制所述第二MOS管161的通断；

所述第二MOS管161的源极S和漏极D中一个与所述第二三极管162的基极B以及内存电源电连接，所述第二MOS管161的源极S和漏极D中另一个接地，所述第二MOS管161用于控制所述第二三极管162的通断；

所述第二三极管162的集电极C和发射极E中一个与所述内存控制器101以及所述内存15电连接，所述第二三极管162的集电极C和发射极E中另一个接地。

具体而言，如图8或图9所示，一种实施方式中，上述的第二开关电路16可以包括第二MOS管161和第二三极管162。第二三极管162的集电极C和发射极E中一个与内存控制器101以及内存15电连接，第二三极管162的集电极C和发射极E中另一个接地。结合图示，可以理解的是，当第二三极管162导通时，内存时钟使能信号CPU_DDR_CKE为低电平信号。为了实现对第二三极管162的通断控制，可以在第二三极管162的基极B电连接第二MOS管161，第二MOS管161的栅极G与第二处理器13电连接，第二MOS管161的栅极G用于接收时钟控制信号EC_DDR_CKE_CTL，时钟控制信号EC_DDR_CKE_CTL可以控制第二MOS管161的通断，第二MOS管161的源极S和漏极D中一个与第二三极管162的基极B以及内存电源P1.2V_DIMM电连接，第二MOS管161的源极S和漏极D中另一个接地。

结合图示，可以理解的是，当时钟控制信号EC_DDR_CKE_CTL通过控制第二MOS管161间接地控制第二三极管162的通断时，可以实现对内存时钟使能信号CPU_DDR_CKE的控制，使内存时钟使能信号CPU_DDR_CKE在高低电平间发生变化，从而实现内存状态的改变。通过第二处理器13以及第二开关电路16，可以实现对内存时钟使能信号的独立延迟控制，避免内存时钟使能信号受到干扰发生波动。

可选地，参照图8，所述第二MOS管161为NMOS管，所述第二三极管162为NPN三极管；

参阅图8所示，所述第二MOS管161的栅极G与所述第二处理器13电连接，所述第二MOS管161的漏极D与第二三极管162的基极B以及内存电源电连接，所述第二MOS管161的源极S接地；

所述第二三极管162的集电极C与所述内存控制器101以及所述内存15电连接，所述第二三极管162的发射极E接地。

具体而言，一种实施方式中，当第二MOS管161为NMOS管，第二三极管162为NPN三极管时，本实用新型实施例的第二开关电路16如图8所示。在图8中，第二MOS管161的栅极G与第二处理器13电连接，第二MOS管161的漏极D与第二三极管162的基极B以及内存电源P1.2V_DIMM电连接，第二MOS管161的源极S接地。当第二处理器13输出的时钟控制信号EC_DDR_CKE_CTL为高电平信号时，第二MOS管161的源极S和漏极D导通，此时，第二三极管162的基极B被拉低，处于低电平状态，第二三极管162处于断开状态，第二三极管162的集电极C输出与时钟控制信号EC_MC_CKE_CTL一致的高电平信号CPU_DDR_CKE至内存15中。否则，CPU_DDR_CKE信号与时钟控制信号EC_DDR_CKE_CTL一致为低电平信号，CPU_DDR_CKE信号为低电平信号即意味着此时内存15正处于S3睡眠状态。一旦CPU_DDR_CKE信号切换为高电平即意味着内存15应切换至S0正常工作状态，此时，第一处理器10可向第二处理器13发出内存复位相关的控制指令，使内存从S3睡眠状态恢复到S0正常工作状态。

可选地，参照图9，所述第二MOS管161为PMOS管，所述第二三极管162为PNP三极管；

参阅图9所示，所述第二MOS管161的栅极G与所述第二处理器13电连接，所述第二MOS管161的源极S与第二三极管162的基极B以及内存电源电连接，所述第二MOS管161的漏极D接地；

所述第二三极管162的发射极E与所述内存控制器101以及所述内存15电连接，所述第二三极管162的集电极C接地。

具体而言，一种实施方式中，当第二MOS管161为PMOS管，第二三极管162为PNP三极管时，本实用新型实施例的第二开关电路16如图9所示。在图9中，第二MOS管161的栅极G与第二处理器13电连接，第二MOS管161的源极S与第二三极管162的基极B以及内存电源P1.2V_DIMM电连接，第二MOS管161的漏极D接地。第二三极管162的发射极E与内存控制器101以及内存15电连接，第二三极管162的集电极C接地。

当第二处理器13输出的时钟控制信号EC_DDR_CKE_CTL为低电平信号时，第二MOS管161的源极S和漏极D导通，此时，第二三极管162的基极B被拉低，处于低电平状态，第二三极管162处于导通状态，第二三极管162的发射极E输出与时钟控制信号EC_DDR_CKE_CTL一致的低电平信号CPU_DDR_CKE至内存15中。否则，CPU_DDR_CKE信号与时钟控制使能信号EC_DDR_CKE_CTL一致为高电平信号。CPU_DDR_CKE为低电平信号即意味着此时内存15正处于S3睡眠状态。一旦CPU_DDR_CKE信号切换为高电平即意味着内存15应切换至S0正常工作状态，此时，第一处理器10可向第二处理器13发出内存复位相关的控制指令，使内存从S3睡眠状态恢复到S0正常工作状态。

示例性地，如图10所示，上述的电平转换芯片12可以为SGM4551R芯片，第二处理器13可以为GD32E103芯片。电平转换芯片12的SCL2引脚可以与处理器10的SCL引脚连接，接收来自处理器10的CPU_I2C_SCL信号，电平转换芯片12的SDA2引脚可以与处理器10的SDA引脚连接，接收来自处理器10的CPU_I2C_SDA信号。电平转换芯片12的SCL1引脚可以与第二处理器13的SCL引脚连接，以输出转换后的EC_I2C_SCL信号，电平转换芯片12的SDA1引脚可以与第二处理器13的SDA引脚连接，以输出转换后的EC_I2C_SDA信号。

经过电平转换芯片12转换后的EC_I2C_SDA信号和EC_I2C_SCL信号进入到第二处理器13内之后，由第二处理器13处理后输出复位控制信号EC_DDR_RSTN_CTL至第一开关电路14中第一MOS管141的栅极G，EC_DDR_RSTN_CTL信号作为复位控制信号，可以控制第一开关电路14导通，第一开关电路14导通之后，内存控制器101所发送的复位信号CPU_DDR_RESETN经过第一开关电路14之后，形成输入到内存15中的信号MC_DIMM_RESETn，可以使内存15复位。另外，从第二处理器13输出的时钟控制信号EC_DDR_CKE_CTL可以控制第二开关电路16处于关闭状态，将内存时钟使能信号CPU_DDR_CKE拉高，使得当时钟使能信号CPU_DDR_CKE为高电平信号时，输入到内存中的复位信号MC_DIMM_RESETn有效，可以使内存复位更为有序可控。

本实用新型实施例还提供了一种主板，所述主板包括前述实施例所述的任一种内存复位电路。

具体而言，应用上述内存复位电路的主板可以是通用计算机、工控计算机或服务器的主控板，通过应用上述内存复位电路，可以提升主板的工作稳定性和可靠性。

另外，本实用新型实施例还提供了一种计算机设备，所述计算机设备包括前述实施例所述的任一种内存复位电路或前述的主板。

具体而言，应用上述控制电路的计算机设备或者应用上述主板的计算机设备可以是通用计算机、工控计算机或服务器等。因而，可以提升计算机设备的工作稳定性和可靠性。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。

应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本实用新型所提供的一种内存复位电路、主板及计算机设备，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的结构及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (11)

1.一种内存复位电路，其特征在于，所述内存复位电路包括第一处理器、桥片、第二处理器、第一开关电路和内存；

所述第一处理器与所述桥片电连接，其中，所述第一处理器集成有内存控制器，所述桥片集成有ACPI控制器；

所述ACPI控制器与所述第二处理器电连接，用于向所述第二处理器输入电源状态切换信号，所述电源状态切换信号用于指示所述内存对应的电源状态的变化；

所述第二处理器接收来自所述第一处理器的控制指令，所述控制指令用于通知所述第二处理器控制所述第一开关电路导通；

所述第一开关电路电连接在所述内存控制器和所述内存之间，且所述第一开关电路与所述第二处理器电连接；

在所述第二处理器控制所述第一开关电路导通的情况下，所述内存接收来自所述内存控制器的复位信号。

2.根据权利要求1所述的内存复位电路，其特征在于，所述内存复位电路还包括电平转换芯片；

所述电平转换芯片电连接在所述第一处理器和所述第二处理器之间，或所述电平转换芯片电连接在所述桥片和所述第二处理器件之间。

3.根据权利要求1所述的内存复位电路，其特征在于，所述内存复位电路还包括第二开关电路；

所述第二开关电路电连接在所述内存控制器和所述内存之间，且所述第二开关电路与所述第二处理器电连接；

在所述第二处理器控制所述第二开关电路关闭的情况下，所述内存接收来自所述内存控制器的时钟使能信号。

4.根据权利要求1至3任一项所述的内存复位电路，其特征在于，所述第一开关电路包括第一MOS管和第一三极管；

所述第一MOS管的栅极与所述第二处理器电连接，所述第一MOS管的栅极用于接收来自所述第二处理器的复位控制信号以控制所述第一MOS管的通断；

所述第一MOS管的源极和漏极中一个与所述内存控制器电连接，用于接收所述复位信号，所述第一MOS管的源极和漏极中另一个与所述第一三极管的基极电连接，所述第一MOS管用于控制所述第一三极管的通断；

所述第一三极管的集电极和发射极中一个与所述内存的复位引脚以及内存电源电连接，所述第一三极管的集电极和发射极中另一个接地。

5.根据权利要求4所述的内存复位电路，其特征在于，所述第一MOS管为NMOS管，所述第一三极管为NPN三极管；

所述第一MOS管的栅极与所述第二处理器电连接，所述第一MOS管的漏极与所述内存控制器电连接，所述第一MOS管的源极与所述第一三极管的基极电连接；

所述第一三极管的集电极与所述内存的复位引脚以及内存电源电连接，所述第一三极管的发射极接地。

6.根据权利要求4所述的内存复位电路，其特征在于，所述第一MOS管为PMOS管，所述第一三极管为PNP三极管；

所述第一MOS管的栅极与所述第二处理器电连接，所述第一MOS管的源极与所述内存控制器电连接，所述第一MOS管的漏极与所述第一三极管的基极电连接；

所述第一三极管的发射极与所述内存的复位引脚以及内存电源电连接，所述第一三极管的集电极接地。

7.根据权利要求3所述的内存复位电路，其特征在于，所述第二开关电路包括第二MOS管和第二三极管；

所述第二MOS管的栅极与所述第二处理器电连接，所述第二MOS管的栅极用于接收来自所述第二处理器的时钟控制信号以控制所述第二MOS管的通断；

所述第二MOS管的源极和漏极中一个与所述第二三极管的基极以及内存电源电连接，所述第二MOS管的源极和漏极中另一个接地，所述第二MOS管用于控制所述第二三极管的通断；

所述第二三极管的集电极和发射极中一个与所述内存控制器以及所述内存电连接，所述第二三极管的集电极和发射极中另一个接地。

8.根据权利要求7所述的内存复位电路，其特征在于，所述第二MOS管为NMOS管，所述第二三极管为NPN三极管；

所述第二MOS管的栅极与所述第二处理器电连接，所述第二MOS管的漏极与第二三极管的基极以及内存电源电连接，所述第二MOS管的源极接地；

所述第二三极管的集电极与所述内存控制器以及所述内存电连接，所述第二三极管的发射极接地。

9.根据权利要求7所述的内存复位电路，其特征在于，所述第二MOS管为PMOS管，所述第二三极管为PNP三极管；

所述第二MOS管的栅极与所述第二处理器电连接，所述第二MOS管的源极与第二三极管的基极以及内存电源电连接，所述第二MOS管的漏极接地；

所述第二三极管的发射极与所述内存控制器以及所述内存电连接，所述第二三极管的集电极接地。

10.一种主板，其特征在于，所述主板包括权利要求1至9任一项所述的内存复位电路。

11.一种计算机设备，其特征在于，所述计算机设备包括权利要求1至9任一项所述的内存复位电路或权利要求10所述的主板。

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