CN215871367U - 锁相环 - Google Patents
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Abstract
本实用新型提供一种锁相环，该锁相环的控制器分别与压控晶振电路、积分电路连接，积分电路分别与控制器、压控晶振电路连接；控制器为FPGA，不同的分频器对应不同的信号输入端口，控制器通过分频器、鉴相器对信号输入端口输入的信号进行分频、鉴相，并输出有效信号，跟随时钟源根据有效信号的数量和相位生成时钟信号；积分电路获取有效信号，将有效信号转换为电平信号输出给压控晶振电路，压控晶振电路根据时钟信号控制输出给控制器的反馈信号。本实用新型能实现多路时钟选源作用和实现多路时钟同时跟随，灵活性好，且无需另外设置配合电路，能够通过FPGA的特性实现其他功能的扩展，减少了占用空间，减少了开发周期和成本，提高了开发效率。
Description
技术领域
本实用新型涉及锁相环电路设计领域，尤其涉及一种锁相环。
背景技术
锁相环(phase locked loop，PLL)，顾名思义就是锁定相位的环路，是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。
目前的锁相环大体分为两种，一种是模拟锁相环，一种是数字锁相环，他们的原理基本相同，都是执行分频、鉴相、反馈来进行，其中，模拟锁相环依托于分离器件来实现，数字锁相环依托于专用IC来实现。但是，模拟锁相环需要的器件繁多，占用空间大，而且只能针对特定频率的信号进行处理，灵活性差，数字锁相环能够处理多种信号，但是，其价格昂贵，功能单一，且往往需要根据使用要求和环境另外设置与其配合进行信息处理的电路，增加了开发周期和成本，降低了开发效率。
实用新型内容
为了克服现有技术的不足，本实用新型提出一种锁相环，将FPGA与积分电路、压控晶振电路连接，通过FPGA进行分频、鉴相，并利用积分电路、压控晶振电路产生反馈信号，稳定性更好，并且能实现多路时钟选源作用和实现多路时钟同时跟随，灵活性好，且无需另外设置配合电路，能够通过FPGA的特性实现其他功能的扩展，减少了占用空间，减少了开发周期和成本，提高了开发效率。
为解决上述问题，本实用新型采用的一个技术方案为：一种锁相环，所述锁相环包括：控制器、压控晶振电路、积分电路，所述控制器分别与所述压控晶振电路、积分电路连接，所述积分电路的输入端与所述控制器连接，输出端与所述压控晶振电路连接；所述控制器为FPGA，包括跟随时钟源、鉴相器以及多个分频器信号输入端口，不同的分频器对应不同的信号输入端口，所述控制器通过所述分频器、鉴相器对所述信号输入端口输入的信号进行分频、鉴相，并输出有效信号，所述跟随时钟源根据所述有效信号的数量和相位生成时钟信号；所述积分电路获取所述有效信号，将所述有效信号转换为电平信号输出给所述压控晶振电路，所述压控晶振电路根据所述时钟信号控制输出给所述控制器的反馈信号的相位与所述时钟信号的相位相同。
进一步地，所述控制器的型号为XC6SLX25FT256。
进一步地，压控晶振电路包括压控晶体振荡器，所述压控晶体振荡器的型号为VCXO-32M/38.8M。
进一步地，所述压控晶振电路还包括第一电阻，所述第一电阻的一端与所述压控晶体振荡器的时钟端口连接，另一端与所述控制器的第一控制端口连接。
进一步地，所述积分电路包括第一电容、第二电容、第二电阻、第三电阻，所述第一电容与所述第二电容串联连接，所述第一电容的第一端与所述压控晶体振荡器的控制管脚连接，第二端与所述第二电容的第一端连接，所述第二电容第二端与所述第二电阻的一端连接，所述第二电阻的另一端与所述晶体振荡器的控制管脚连接，所述第三电阻的一端与所述第二电阻连接，另一端与所述控制器的信号输出端口连接。
进一步地，所述锁相环还包括第三电容、第四电阻以及第五电阻，所述第三电容的第一端接地，并与所述第一电容的第二端连接，所述第三电容的第二端与所述第四电阻的一端连接，所述第四电阻的另一端与所述第二电阻未与所述控制管脚连接的一端连接，所述第五电阻的一端与所述第三电阻未与所述第二电阻连接的一端连接，另一端与所述信号输出端口连接。
进一步地，所述控制器包括四个信号输入端口，包括两个正弦波输入端口、两个方波输入端口，其中一个正弦波输入端口与所述压控晶振电路的信号输出端连接。
进一步地，所述方波输入端口包括第一方波输入端口、第二方波输入端口，所述第一方波输入端口与跟随电路连接，所述跟随电路包括晶体振荡器，所述晶体振荡器的时钟端口与所述第一方波输入端口连接。
进一步地，所述跟随电路包括第六电阻，所述第六电阻的一端与所述时钟端口连接，另一端与所述第一方波输入端口连接。
进一步地，所述跟随电路还包括第一电感、第四电容、第五电容、第六电容，所述第四电容、第五电容、第六电容的第一端接地，第一电感的第一端与参考电压源连接，第二端与所述晶体振荡器的电压端口连接，所述第四电容的第二端与所述参考电压源连接，所述第五电容的第二端、第六电容的第二端均与所述第一电感的第二端连接。
相比现有技术，本实用新型的有益效果在于：将FPGA与积分电路、压控晶振电路连接，通过FPGA进行分频、鉴相，并利用积分电路、压控晶振电路产生反馈信号，稳定性更好，并且能实现多路时钟选源作用和实现多路时钟同时跟随，灵活性好，且无需另外设置配合电路，能够通过FPGA的特性实现其他功能的扩展，减少了占用空间，减少了开发周期和成本，提高了开发效率。
附图说明
图1为本实用新型锁相环一实施例的拓扑结构图；
图2为本实用新型锁相环的积分电路和压控晶振电路一实施例的电路图；
图3为本实用新型锁相环中跟随电路一实施例的信息电路图；
图4为本实用新型锁相环中控制器一实施例的部分电路图；
图5为本实用新型锁相环中控制器一实施例的部分电路图；
图6为本实用新型锁相环中控制器一实施例的部分电路图；
图7为本实用新型锁相环中控制器一实施例的部分电路图。
图中：R127、第一电阻；C67、第一电容；C66、第二电容；R138、第二电阻；R136、第三电阻；R135、第五电阻；C68、第三电容；R139、第四电阻； R126、第六电阻；L6、第一电感；C104、第四电容；C109、第五电容；C108、第六电容。
具体实施方式
下面，结合附图以及具体实施方式，对本实用新型做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
请参阅图1-7，其中，图1为本实用新型锁相环一实施例的拓扑结构图；图 2为本实用新型锁相环的积分电路和压控晶振电路一实施例的电路图；图3为本实用新型锁相环中跟随电路一实施例的信息电路图；图4为本实用新型锁相环中控制器一实施例的部分电路图；图5为本实用新型锁相环中控制器一实施例的部分电路图；图6为本实用新型锁相环中控制器一实施例的部分电路图；图7 为本实用新型锁相环中控制器一实施例的部分电路图，其中，图4为控制器的左上角，图5为控制器的左下角，图6为控制器的右上角，图7为控制器的右下角，结合附图1-7对本实用新型的锁相环作详细说明。
在本实施例中，锁相环包括：控制器、压控晶振电路、积分电路，控制器分别与压控晶振电路、积分电路连接，积分电路的输入端与控制器连接，输出端与压控晶振电路连接；控制器为FPGA，包括跟随时钟源、鉴相器以及多个分频器信号输入端口，不同的分频器对应不同的信号输入端口，控制器通过分频器、鉴相器对信号输入端口输入的信号进行分频、鉴相，并输出有效信号，跟随时钟源根据有效信号的数量和相位生成时钟信号；积分电路获取有效信号，将有效信号转换为电平信号输出给压控晶振电路，压控晶振电路根据时钟信号控制输出给控制器的反馈信号的相位与时钟信号的相位相同。
在本实施例中，控制器可根据有效信号的相位生成对应的时钟信号，也可以根据输入的控制信号发出本地时钟信号。其中，时钟信号的数量可以为一个或多个，具体数量可根据有效信号的数量设置，在此不做限定。
在本实施例中，控制器输出的有效信号为方波，积分电路将其转换为稳定的电平，并输出给压控晶振电路。
在本实施例中，控制器的型号为XC6SLX25FT256，通过控制器的 HSWAPEN端口进行配置的设置。在其他实施例中，控制器也可以为其他能够对信号进行分频、鉴相以及跟随时钟源选择的器件。
在本实施例中，压控晶振电路包括压控晶体振荡器，压控晶体振荡器的型号为VCXO-32M/38.8M。其中，该压控晶体振荡器的接地端口接地，电压端口与参考电压源连接，参考电压源的电压为3.3V。
在本实施例中，压控晶振电路还包括第一电阻R127，第一电阻R127的一端与压控晶体振荡器的时钟端口连接，另一端与控制器的第一控制端口连接。其中，第一控制端口为控制器的信号输入端口，编号为32M vco。
在本实施例中，积分电路包括第一电容C67、第二电容C66、第二电阻R138、第三电阻R136，第一电容C67与第二电容C66串联连接，第一电容C67的第一端与压控晶体振荡器的控制管脚连接，第二端与第二电容C66的第一端连接，第二电容C66第二端与第二电阻R138的一端连接，第二电阻R138的另一端与晶体振荡器的控制管脚连接，第三电阻R136的一端与第二电阻R138连接，另一端与控制器的信号输出端口连接。
在一个具体的实施例中，第一电容C67的型号为CT41-0805B153K500NT，第二电容C66的型号为CA45-B106MEB，第二电阻R138的阻值为1KΩ，第三电阻R136的阻值为10KΩ。
在本实施例中，锁相环还包括第三电容C68、第四电阻R126以及第五电阻 R135，第三电容C68的第一端接地，并与第一电容C67的第二端连接，第三电容C68的第二端与第四电阻R126的一端连接，第四电阻R126的另一端与第二电阻R138未与控制管脚连接的一端连接，第五电阻R135的一端与第三电阻 R136未与第二电阻R138连接的一端连接，另一端与信号输出端口连接。
在一个具体的实施例中，第三电容C68的容置为0.1UF，第四电阻R126的阻值为4.7KΩ，第五电阻R135的阻值为100Ω。
在本实施例中，控制器包括四个信号输入端口，包括两个正弦波输入端口、两个方波输入端口，其中一个正弦波输入端口与压控晶振电路的信号输出端连接。
在本实施例中，监控回路还包括信息转发模块，摄像头、加速度传感器、测电传感器通过信息转发模块将监控信息发送给监控设备。
在一个具体的实施例中，正弦波输入端口包括可调正弦波输入端口、第一正弦波输入端口，可调正弦波输入端口与压控晶振电路连接。
在本实施例中，方波输入端口包括第一方波输入端口、第二方波输入端口，第一方波输入端口与跟随电路连接，跟随电路包括晶体振荡器，晶体振荡器的时钟端口与第一方波输入端口连接。
在本实施例中，跟随电路包括第六电阻R126，第六电阻R126的一端与时钟端口连接，另一端与第一方波输入端口连接。
在本实施例中，信号处理器可以为单片机、SOC、CPU、DSP以及其他能够将模拟信号转换为数字信号的器件。
在本实施例中，跟随电路还包括第一电感L6、第四电容C104、第五电容 C109、第六电容C108，第四电容C104、第五电容C109、第六电容C108的第一端接地，第一电感L6的第一端与参考电压源连接，第二端与晶体振荡器的电压端口连接，第四电容C104的第二端与参考电压源连接，第五电容C109的第二端、第六电容C108的第二端均与第一电感L6的第二端连接。
在一个具体的实施例中，晶体振荡器的型号为SMD0705-32.768M，第六电阻R126的阻值为51Ω，第一电感L6的型号为CBW0805U121MT，第四电容 C104、第五电容C109、第六电容C108的容值/电压均为0.1U/50V。
有益效果：本实用新型的锁相环将安全回路检测电路的检测电路与安全回路耦合，通过电磁感应的方式获取安全回路中的电流，不需要与安全回路连接，保证了电梯安全，而且，将传感器检测到的信息通过监控回路进行传输，能够避免对电梯的拆装，安装过程简单，减少了花费的时间和成本。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其他实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种锁相环，其特征在于，所述锁相环包括：控制器、压控晶振电路、积分电路，所述控制器分别与所述压控晶振电路、积分电路连接，所述积分电路的输入端与所述控制器连接，输出端与所述压控晶振电路连接；
所述控制器为FPGA，包括跟随时钟源、鉴相器以及多个分频器信号输入端口，不同的分频器对应不同的信号输入端口，所述控制器通过所述分频器、鉴相器对所述信号输入端口输入的信号进行分频、鉴相，并输出有效信号，所述跟随时钟源根据所述有效信号的数量和相位生成时钟信号；
所述积分电路获取所述有效信号，将所述有效信号转换为电平信号输出给所述压控晶振电路，所述压控晶振电路根据所述时钟信号控制输出给所述控制器的反馈信号的相位与所述时钟信号的相位相同。
2.根据权利要求1所述的锁相环，其特征在于，所述控制器的型号为XC6SLX25FT256。
3.根据权利要求1所述的锁相环，其特征在于，所述压控晶振电路包括压控晶体振荡器，所述压控晶体振荡器的型号为VCXO-32M/38.8M。
4.根据权利要求3所述的锁相环，其特征在于，所述压控晶振电路还包括第一电阻，所述第一电阻的一端与所述压控晶体振荡器的时钟端口连接，另一端与所述控制器的第一控制端口连接。
5.根据权利要求3所述的锁相环，其特征在于，所述积分电路包括第一电容、第二电容、第二电阻、第三电阻，所述第一电容与所述第二电容串联连接，所述第一电容的第一端与所述压控晶体振荡器的控制管脚连接，第二端与所述第二电容的第一端连接，所述第二电容第二端与所述第二电阻的一端连接，所述第二电阻的另一端与所述晶体振荡器的控制管脚连接，所述第三电阻的一端与所述第二电阻连接，另一端与所述控制器的信号输出端口连接。
6.如权利要求5所述的锁相环，其特征在于，所述锁相环还包括第三电容、第四电阻以及第五电阻，所述第三电容的第一端接地，并与所述第一电容的第二端连接，所述第三电容的第二端与所述第四电阻的一端连接，所述第四电阻的另一端与所述第二电阻未与所述控制管脚连接的一端连接，所述第五电阻的一端与所述第三电阻未与所述第二电阻连接的一端连接，另一端与所述信号输出端口连接。
7.根据权利要求1所述的锁相环，其特征在于，所述控制器包括四个信号输入端口，包括两个正弦波输入端口、两个方波输入端口，其中一个正弦波输入端口与所述压控晶振电路的信号输出端连接。
8.根据权利要求7所述的锁相环，其特征在于，所述方波输入端口包括第一方波输入端口、第二方波输入端口，所述第一方波输入端口与跟随电路连接，所述跟随电路包括晶体振荡器，所述晶体振荡器的时钟端口与所述第一方波输入端口连接。
9.根据权利要求8所述的锁相环，其特征在于，所述跟随电路包括第六电阻，所述第六电阻的一端与所述时钟端口连接，另一端与所述第一方波输入端口连接。
10.根据权利要求8所述的锁相环，其特征在于，所述跟随电路还包括第一电感、第四电容、第五电容、第六电容，所述第四电容、第五电容、第六电容的第一端接地，第一电感的第一端与参考电压源连接，第二端与所述晶体振荡器的电压端口连接，所述第四电容的第二端与所述参考电压源连接，所述第五电容的第二端、第六电容的第二端均与所述第一电感的第二端连接。
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