CN101505150A - 锁相回路电路 - Google Patents

锁相回路电路 Download PDF

Info

Publication number
CN101505150A
CN101505150A CNA2009100008799A CN200910000879A CN101505150A CN 101505150 A CN101505150 A CN 101505150A CN A2009100008799 A CNA2009100008799 A CN A2009100008799A CN 200910000879 A CN200910000879 A CN 200910000879A CN 101505150 A CN101505150 A CN 101505150A
Authority
CN
China
Prior art keywords
mentioned
phase
signal
error information
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2009100008799A
Other languages
English (en)
Other versions
CN101505150B (zh
Inventor
汪炳颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN101505150A publication Critical patent/CN101505150A/zh
Application granted granted Critical
Publication of CN101505150B publication Critical patent/CN101505150B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明提供一种锁相回路电路，包括相位检测器、比例型电荷泵、取样器、积分型电荷泵以及电压控制振荡器。相位检测器接收参考信号及第一时钟信号，并根据参考信号及第一时钟信号间的相位差产生相位误差信息。比例型电荷泵耦接于相位检测器，根据相位误差信息产生第一电压。取样器根据取样系数产生相位误差信息的取样信号。积分型电荷泵根据相位误差信息的取样信号产生第二电压，以及电压控制振荡器根据第一电压及第二电压之结合产生第二时钟信号。利用本发明可使积分型电荷泵路径的电容倍增，提高系统稳定性，节约系统的硬件空间，亦节省了制造成本。

Description

锁相回路电路
技术领域
本发明主要是关于一种锁相回路(Phase-Locked Loop，PLL)电路，特别是有关于一种电荷泵(charge pump)锁相回路电路。
背景技术
锁相回路电路用于产生或合成具有与输入信号相关的同频同相(constant phase and frequency)的周期输出信号。锁相回路电路广泛地应用于多种测量类型、微处理器及通讯应用中。其中，一种锁相回路类型为电荷泵锁相回路电路。
图1是显示传统电荷泵锁相回路电路10，其包括相位检测器(phasedetector)102、积分型(integral)电荷泵104、比例型(proportional)电荷泵106及电压控制振荡器(Voltage Controlled Oscillator，VCO)108。相位检测器102将参考(reference)信号的相位θIN与由锁相回路输出时钟的反馈时钟(feedback clock)信号的相位θOUT进行比较，以产生误差信号。上述误差信号可为上升信号UP(当θIN领先θOUT)及下降信号DOWN(当θOUT领先θIN)二者之一，其中，误差信号显示θIN及θOUT间的相位量差。积分型电荷泵104根据相位检测器102的误差信号的累积，产生相当数量的电荷至电容器C1，其中，电荷的记号显示上升或下降的方向。根据误差信号为上升信号或是下降信号，电容器C1增加电荷或减少电荷。因此，电荷泵可作为积分器，用以累积电容净电荷(net charge)。同样地，比例型电荷泵106根据相位检测器102的误差信号的比例，另产生相当数量的电荷至电阻器R1。另外，所谓“产生电流(generating current)”可个别根据上升信号作为正电流，以增加电荷；或者是根据下降信号作为负电流，以减少电荷。可经由电压加法器112结合跨接于电容器C1及电阻器R1的电压。经由电压加法器112所结合的电压可提供给电压控制振荡器108。电压控制振荡器108为产生周期输出信号的装置，上述周期输出信号的频率为电压控制振荡器输入电压的函数。若输出信号的频率为输入信号频率的分数及倍数二者之一，分数式反馈除法器(fractional feedback divider)110可设置于反馈路径。
设计电荷泵锁相回路的问题之一为稳定度。当电容值(capacitance)增加时，电荷泵锁相回路电路的稳定性同样地增加。故要尽可能的增大于积分型电荷泵路径的电容值，但是，要增大电容值以满足前述条件，通常会导致成本的增加。
发明内容
传统锁相回路电路为提高系统稳定性，采用增加积分型电荷泵路径的电容的方法，但这种做法通常会导致成本的增加。有鉴于此，本发明提供一种锁相回路电路。
一种锁相回路电路包括相位检测器、比例型电荷泵、取样器、积分型电荷泵以及电压控制振荡器。相位检测器接收参考信号及第一时钟信号，并根据参考信号及第一时钟信号间的相位差，产生相位误差信息。比例型电荷泵，耦接于相位检测器，根据相位误差信息产生第一电压。取样器根据取样系数(decimation factor)产生相位误差信息的取样信号。积分型电荷泵根据相位误差信息的取样信号产生第二电压，以及电压控制振荡器根据第一电压及第二电压的结合产生第二时钟信号。
本发明也揭露另一种锁相回路电路。上述锁相回路电路包括第一及第二取样器、第一及第二相位检测器、比例型电荷泵、积分型电荷泵以及一电压控制振荡器。第一取样器接收参考信号，由第一取样系数产生参考信号的第一取样信号。第二取样器接收第一时钟信号，由第二取样系数产生第一时钟信号的第二取样信号。第一相位检测器接收第一取样信号及第二取样信号，并根据第一取样信号及第二取样信号之间的相位差，产生第一相位误差信息。第二相位检测器接收参考信号及第一时钟信号，并根据参考信号及第一时钟信号之间的相位差，产生第二相位误差信息。比例型电荷泵，根据第二相位误差信息产生第一电压。积分型电荷泵，根据第一相位误差信息产生第二电压，以及电压控制振荡器根据第一电压及第二电压的结合产生第二时钟信号。
本发明提供的锁相回路电路通过采用取样器，可使积分型电荷泵路径的电容倍增，从而提高系统的稳定性，且避免了传统工艺于积分型电荷泵路径采用较大电容的作法，从而节约了系统的硬件空间，亦节省了制造成本。
附图说明
图1是显示传统电荷泵锁相回路电路。
图2是显示根据本发明一实施例的锁相回路电路。
图3是显示参考信号、第一时钟信号、上升信号及下降信号的时序图。
图4是显示参考信号、第一时钟信号、上升信号及下降信号的另一时序图。
图5是显示根据本发明一实施例的另一锁相回路电路。
具体实施方式
在说明书及后续的权利要求书当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”系为一开放式的用语，故应解释成“包含但不限定于”。“耦接”一词在此系包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。说明书后续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附的申请专利范围所界定者为准。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图2是显示锁相回路电路20，包括相位检测器202、比例型电荷泵210、取样器(decimator)204、积分型电荷泵206及电压控制振荡器208。相位检测器202接收一第一时钟信号，并根据参考信号和第一时钟信号之间的相位差取得相位误差信息(phase erro rinformation)。为得到较好的回路性能，于其它实施例中相位检测器202可作为相位/频率检测器。经由取样系数N，取样器204产生相位误差信息的取样信号(decimated version)。取样器的功能显示于图3及图4。比例型电荷泵210耦接相位检测器202，根据相位误差信息产生第一电压。积分型电荷泵206根据相位误差信息的取样信号，产生第二电压。电压控制振荡器208根据第一及第二电压的结合，产生第二时钟信号。为扩展锁相回路电路的操作范围，在本发明的一些实施例中，电压控制振荡器208可耦接于将第二时钟信号频率除上系数M的分频器212，以产生一分频信号，作为第一时钟信号。在本发明的另外一些实施例中，第二时钟信号可与第一时钟信号相同。
在本发明的一些实施例中，如图1所示的电容器C1可规划于积分电路中，因此，内回路(inner loop)的机制可达成锁相回路所有的操作频率所要求的稳定性。若电容器为积分型电路的外接(external)组件，电容器可依性能设计(尽可能大到足以满足稳定度的要求为目的)，但是若电容器规划于积分型电路中，可利用电容器的电容值作限定。
于上述规划中，使用取样器204可以达成电容值倍增(capacitancemultiplication)的目的。电容值倍增是一电路特性，其特性为使所表现的电容值大过于电路组件的实际电容值。通过积分型电荷泵206取样电荷N次(N的取值为正整数)，电容器C1之电容值可等效为N倍。例如，若电容器C1(如图1所示)可带W个电荷及上升信号带W/N个电荷至电容器C1，因此电容器C1(如图1所示)具有上升信号所带电荷的N倍。于本实施例中，取样器204(如图2所示)仅需流入原来电荷数量的1/N至图2中的电容器C1(图2中未示)，因此，相应提高了图2之电容器C1的容量。需要注意的是，此处所述电容器C1亦可由其它电容性组件或结构来代替。
根据本发明的一些实施例，相位误差信息包括上升信号及下降信号，两种信号分别具有表现第一时钟信号领先或落后参考信号的脉冲序列。图3是显示参考信号、第一时钟信号、上升信号及下降信号的时序图(timing chart)。于前三个时钟周期中，第一时钟信号领先参考信号，因此，当第一时钟信号在上升缘时，为上升信号脉冲。在时钟周期4，5和6，第一时钟信号落后参考信号，因此，下降信号有脉冲在第一时钟信号上升缘。取样器在每N个脉冲输出一个取样上升信号及一个取样下降信号。在此实施例，取样器接收二个脉冲后，输出一个脉冲，因此，上升信号在时钟周期1及3的脉冲被忽略，仅留下上升信号在时钟周期2的脉冲。同样地，下降信号在时钟周期4及6的脉冲被忽略，并且仅留下下降信号于时钟周期5的脉冲。在本发明之一观念，取样器为降低取样器(down-sampler)，以对上升及下降信号进行降低取样。在本发明之另一观念，取样器可以是一屏蔽，用来排除(block out)N-1个脉冲并留下一脉冲作为取样相位误差信息的取样信号。
根据本发明的另一实施例，相位误差信息为代表相位误差数量的数目。取样器为除法器，将上述数目除上系数N数目，产生相位误差信息的取样信号。
图5是显示根据本发明一实施例的另一锁相回路电路50。锁相回路电路50包括第一取样器516及第二取样器518、第一相位检测器502及第二相位检测器512、比例型电荷泵510、积分型电荷泵504及电压控制振荡器508。第一取样器516接收参考信号，经由取样系数N产生参考信号的取样信号。第二取样器518接收第一时钟信号，经由取样系数N，产生第一时钟信号的取样信号。第一相位检测器502根据参考信号的取样信号及第一时钟信号的取样信号之间的相位差，取得第一相位误差信息。第二相位检测器512接收第一时钟信号，并根据参考信号及第一时钟信号间的相位差，取得第二相位误差信息。为有较好的回路执行，第一相位检测器502及第二相位检测器512于其它的实施例中，可作为相位/频率检测器。比例型电荷泵510根据第二相位误差信息，产生第一电压。积分型电荷泵504根据第一相位误差信息，产生第二电压。电压控制振荡器508，根据第一及第二电压的结合，产生第二时钟信号。为提高锁相回路电路的操作范围，在本发明的一些实施例中，电压控制振荡器508可耦接于将第二时钟信号频率除上系数M的一分频器514，以产生一分频信号，作为第一时钟信号。在本发明的另外一些实施例中，第二时钟信号可与第一时钟信号相同。
于一些实施例中，第二相位误差信息包括上升信号及下降信号，分别具有显示第一时钟信号领先或落后参考信号的脉冲序列(如图4所示)。第一取样器516于每N个脉冲，输出一个参考信号脉冲。同样地，第二取样器518于每N脉冲，输出一个第一时钟信号脉冲。参考信号的取样脉冲及第一时钟信号的取样脉冲应尽量互相紧密地相邻。例如，第一时钟信号的取样脉冲保留时钟周期1、3及5的脉冲，以及忽略时钟周期2、4及6的脉冲。因此，由第二取样器518所产生的参考信号的取样脉冲必须保留参考信号的时钟周期1、3及5的脉冲以及排除参考信号时钟周期2、4及6的脉冲。第一相位检测器502根据第一时钟信号的取样脉冲及参考信号的取样脉冲，输出取样上升信号及取样下降信号。在本发明之一观念，第一取样器516及第二取样器518可作为降低取样器，以对参考信号及第一时钟信号进行降低取样。在本发明之另一观念，第一与第二取样器可为屏蔽，用以排除参考信号及第一时钟信号的一部分。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附权利要求书所界定者为准。

Claims (14)

1.一种锁相回路电路，包括：
相位检测器，接收参考信号及第一时钟信号，并根据上述参考信号及上述第一时钟信号之间的相位差，产生相位误差信息；
比例型电荷泵，耦接于上述相位检测器，根据上述相位误差信息产生第一电压；
取样器，根据取样系数产生上述相位误差信息的取样信号；
积分型电荷泵，根据上述相位误差信息的上述取样信号产生第二电压；以及
电压控制振荡器，根据上述第一电压及上述第二电压的结合产生第二时钟信号。
2.如权利要求1所述的锁相回路电路，其特征在于，上述相位误差信息是具有一脉冲序列的上升/下降信号及上述取样器于上述上升/下降信号的每N个脉冲，取样上述上升/下降信号的脉冲。
3.如权利要求2所述的锁相回路电路，其特征在于，上述取样器为屏蔽器，用以保留一脉冲作为上述相位误差信息的上述取样信号。
4.如权利要求1所述的锁相回路电路，其特征在于，上述相位误差信息包括上升信号及下降信号，上述上升信号以及上述下降信号分别具有一脉冲序列，用以分别代表上述第一时钟信号领先以及落后上述参考信号，并且上述取样器每N个脉冲输出上述上升信号的一个脉冲及上述下降信号的一个脉冲。
5.如权利要求1所述的锁相回路电路，其特征在于，上述相位误差信息包含代表上述相位误差数量的数目，及上述取样器是将上述数目除上上述取样系数的除法器，用以产生上述相位误差信息的上述取样信号。
6.如权利要求1所述的锁相回路电路，其特征在于，上述第一时钟信号与上述第二时钟信号相同。
7.如权利要求1所述的锁相回路电路，其特征在于，上述锁相回路电路更包括分频器，上述分频器耦接于上述电压控制振荡器，用以将上述第二时钟信号频率除上系数M产生上述第一时钟信号。
8.如权利要求1所述的锁相回路电路，其特征在于，上述相位检测器是相位/频率检测器。
9.一种锁相回路电路，包括：
第一取样器接收参考信号，根据第一取样系数产生参考信号的第一取样信号；
第二取样器接收第一时钟信号，根据第二取样系数产生第一时钟信号的第二取样信号；
第一相位检测器，接收上述第一取样信号及上述第二取样信号，并根据上述第一取样信号及上述第二取样信号之间的相位差，产生第一相位误差信息；
第二相位检测器，接收上述参考信号及上述第一时钟信号，并根据上述参考信号及上述第一时钟信号之间的相位差，产生第二相位误差信息；
比例型电荷泵，根据上述第二相位误差信息产生第一电压；
积分型电荷泵，根据上述第一相位误差信息产生第二电压；以及
电压控制振荡器，根据上述第一电压及上述第二电压的结合产生第二时钟信号。
10.如权利要求9所述的锁相回路电路，其特征在于，上述第一相位误差信息包含脉冲序列的第一上升/下降信号，及上述第一取样器于上述第一上升/下降信号的每N个脉冲输出上述第一上升/下降信号的一个脉冲，以及上述第二相位误差信息包含脉冲序列的第二上升/下降信号及上述第二相位取样器于上述第二上升/下降信号的每N个脉冲输出上述第二上升/下降信号的一个脉冲。
11.如权利要求10所述的锁相回路电路，其特征在于，上述第一取样器是第一屏蔽器，用以保留一个脉冲作为上述第一相位误差信息的上述第一取样信号，且上述第二取样器是第二屏蔽器，用以保留一个脉冲作为上述第二相位误差信息的上述第二取样信号。
12.如权利要求9所述的锁相回路电路，其特征在于，上述相位误差信息包括上升信号及下降信号，上述上升信号及上述下降信号分别具有脉冲序列，分别用以代表上述第一时钟信号领先及落后上述参考信号，并且上述取样器每N个脉冲输出上述上升信号的一个脉冲及上述下降信号的一个脉冲。
13.如权利要求9所述的锁相回路电路，其特征在于，上述锁相回路电路更包括分频器，耦接于上述电压控制振荡器，用以将上述第二时钟信号频率除上系数M产生上述第一时钟信号。
14.如权利要求9所述的锁相回路电路，其特征在于，上述相位检测器为相位/频率检测器。
CN2009100008799A 2008-02-08 2009-01-20 锁相回路电路 Active CN101505150B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/028,019 US7902928B2 (en) 2008-02-08 2008-02-08 Phase-locked circuit employing capacitance multiplication
US12/028,019 2008-02-08

Publications (2)

Publication Number Publication Date
CN101505150A true CN101505150A (zh) 2009-08-12
CN101505150B CN101505150B (zh) 2012-07-18

Family

ID=40938404

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009100008799A Active CN101505150B (zh) 2008-02-08 2009-01-20 锁相回路电路

Country Status (3)

Country Link
US (2) US7902928B2 (zh)
CN (1) CN101505150B (zh)
TW (1) TWI373919B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103026628A (zh) * 2010-07-06 2013-04-03 恩德莱斯和豪瑟尔两合公司 用于在振荡电路中控制相位的方法
CN103312316A (zh) * 2012-03-07 2013-09-18 群联电子股份有限公司 频率产生系统
CN104052470A (zh) * 2013-03-11 2014-09-17 亚德诺半导体技术公司 采用一个电荷泵的数字编程电容倍增
WO2015113308A1 (en) * 2014-01-30 2015-08-06 Silicon Image, Inc. Charge pump calibration for dual-path phase-locked loop
CN108616274A (zh) * 2016-12-09 2018-10-02 晨星半导体股份有限公司 锁相回路单元的带宽调整方法与相关的带宽调整单元及相位回复模块
CN111697966A (zh) * 2019-03-13 2020-09-22 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN112311390A (zh) * 2019-07-29 2021-02-02 瑞昱半导体股份有限公司 锁相回路电路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120224865A1 (en) * 2009-11-26 2012-09-06 University Of New Brunswick Phase locked loop
US8687756B2 (en) * 2011-09-19 2014-04-01 Lsi Corporation CDR with digitally controlled lock to reference
WO2013044249A1 (en) * 2011-09-22 2013-03-28 Aviat Networks, Inc. Systems and methods for synchronization of clock signals
KR101295900B1 (ko) 2012-05-29 2013-08-12 주식회사 더즈텍 위상 검출기 및 이를 포함하는 위상 고정 루프
US9287770B1 (en) 2014-09-04 2016-03-15 Martin Kanner Analog timer circuit with time constant multiplication effect
US9631838B2 (en) 2015-02-04 2017-04-25 Martin Kanner Boiler control comprising analog up/down timer circuit for generating variable threshold signal
US9979408B2 (en) 2016-05-05 2018-05-22 Analog Devices, Inc. Apparatus and methods for phase synchronization of phase-locked loops
US11082051B2 (en) * 2018-05-11 2021-08-03 Analog Devices Global Unlimited Company Apparatus and methods for timing offset compensation in frequency synthesizers
TWI685208B (zh) 2018-12-07 2020-02-11 財團法人工業技術研究院 位置編碼裝置與方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5942949A (en) * 1997-10-14 1999-08-24 Lucent Technologies Inc. Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve
US6344772B1 (en) 2000-06-06 2002-02-05 Agere Systems Guardian Corp Apparatus and method for capacitance multiplication
AU2002218798A1 (en) * 2000-07-10 2002-01-21 Silicon Laboratories, Inc. Digital phase detector circuit and method therefor
US6909329B2 (en) 2003-09-02 2005-06-21 Agere Systems Inc. Adaptive loop bandwidth circuit for a PLL
DE10351101B3 (de) * 2003-10-31 2005-06-02 Texas Instruments Deutschland Gmbh Kompakte PLL-Schaltung
US7330058B2 (en) 2005-07-01 2008-02-12 Via Technologies, Inc. Clock and data recovery circuit and method thereof

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103026628A (zh) * 2010-07-06 2013-04-03 恩德莱斯和豪瑟尔两合公司 用于在振荡电路中控制相位的方法
US9252787B2 (en) 2010-07-06 2016-02-02 Endress + Hauser Gmbh + Co. Kg Method for control of phase in an oscillatory circuit
CN103026628B (zh) * 2010-07-06 2016-04-06 恩德莱斯和豪瑟尔两合公司 用于在振荡电路中控制相位的方法
CN103312316B (zh) * 2012-03-07 2016-06-08 群联电子股份有限公司 频率产生系统
CN103312316A (zh) * 2012-03-07 2013-09-18 群联电子股份有限公司 频率产生系统
CN104052470A (zh) * 2013-03-11 2014-09-17 亚德诺半导体技术公司 采用一个电荷泵的数字编程电容倍增
CN104052470B (zh) * 2013-03-11 2017-11-24 亚德诺半导体集团 电荷泵锁相环、电容倍增方法及数控回路滤波器
WO2015113308A1 (en) * 2014-01-30 2015-08-06 Silicon Image, Inc. Charge pump calibration for dual-path phase-locked loop
US9225345B2 (en) 2014-01-30 2015-12-29 Lattice Semiconductor Corporation Charge pump calibration for dual-path phase-locked loop
CN108616274A (zh) * 2016-12-09 2018-10-02 晨星半导体股份有限公司 锁相回路单元的带宽调整方法与相关的带宽调整单元及相位回复模块
CN111697966A (zh) * 2019-03-13 2020-09-22 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN111697966B (zh) * 2019-03-13 2023-08-04 瑞昱半导体股份有限公司 时钟产生电路以及产生时钟信号的方法
CN112311390A (zh) * 2019-07-29 2021-02-02 瑞昱半导体股份有限公司 锁相回路电路

Also Published As

Publication number Publication date
TW200935749A (en) 2009-08-16
TWI373919B (en) 2012-10-01
US7936222B2 (en) 2011-05-03
US20090284319A1 (en) 2009-11-19
US7902928B2 (en) 2011-03-08
US20090201093A1 (en) 2009-08-13
CN101505150B (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
CN101505150B (zh) 锁相回路电路
CN101807919B (zh) 锁相环电路、锁相方法
US8421661B1 (en) Noise-shaping time to digital converter (TDC) using delta-sigma modulation method
KR100574980B1 (ko) 빠른 주파수 락을 위한 위상 동기 루프
US7847643B2 (en) Circuit with multiphase oscillator
CN107643674B (zh) 一种基于FPGA进位链的Vernier型TDC电路
JP5564550B2 (ja) Ｐｌｌ回路
US20070085570A1 (en) Digital phase detector improving phase detection resolution thereof
CN109639271B (zh) 锁定指示电路及其构成的锁相环
US10425086B1 (en) Divider-less phase locked loop
JP2009005362A (ja) デジタル周波数検出器及びこれを用いたデジタルｐｌｌ
KR950028348A (ko) 클록 재생 회로 및 이 클록 재생 회로등에 사용되는 소자들
CN101694998A (zh) 一种锁定系统及方法
TW201039566A (en) Phase lock loop circuits
CN101951261B (zh) 一种被动型相干布居数囚禁原子频标的全数字伺服装置
CN105634443B (zh) 时钟产生装置与其小数分频器
US7733137B2 (en) Design structures including multiple reference frequency fractional-N PLL (phase locked loop)
US20140218009A1 (en) Device for measuring a duration of a level of an electrical signal
CN116647234A (zh) 一种锁相环电路、芯片以及模组设备
EP3761509A1 (en) Phase-locked loop circuit
US20160329902A1 (en) Reducing errors due to non-linearities caused by a phase frequency detector of a phase locked loop
Huang et al. A time-to-digital converter based AFC for wideband frequency synthesizer
Burnham et al. A comprehensive phase-transfer model for delay-locked loops
Rhee et al. Phase-Locked Loops: System Perspectives and Circuit Design Aspects
WO2005099095A1 (en) Half-step phase-locked loop

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant