CN217789659U - 一种多路输出锁相时钟系统 - Google Patents

Abstract

本实用新型公开了一种多路输出锁相时钟系统，包括第一信号处理模块、第二信号处理模块、锁相模块、信号分离模块、第一电源模块以及第二电源模块；第一信号处理模块电性连接至外部的时钟源，且第一信号处理模块分别与第二信号处理模块和锁相模块电性连接，锁相模块分别与第二信号处理模块和信号分离模块电性连接，第一电源模块与锁相模块电连接，第二电源模块与第一信号处理模块电连接。本实用新型实现了多路时钟信号的输出，降低了需要多个时钟源的工作系统的复杂程度。

Description

一种多路输出锁相时钟系统

技术领域

本实用新型属于时钟电路技术和电子技术领域，具体涉及一种多路输出锁相时钟系统。

背景技术

在电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。目前，常用的时钟源有晶体振荡器(XO，又简称晶振)和锁相环(PLL)电路。其中，晶体振荡器时钟通常仅局限在一个频率工作，且较精确的晶体振荡器价格也相对昂贵。锁相环电路通常由相频检测器(PFD)、电荷泵、低通滤波器(LPF)和压控振荡器(VCO)等组成，因其可使用较为廉价的低频晶体，具有更宽的频率输出范围和更高的设计灵活性，而得到了广泛的应用。

在现有技术中，时钟电路往往只能输出一个时钟信号，当工作系统需要多个时钟信号时，往往采用多个时钟电路供应多个时钟信号，增加了工作系统的复杂程度以及体积，并且增加了成本。

实用新型内容

针对现有技术中的上述不足，本实用新型提供的一种多路输出锁相时钟系统解决了现有技术中存在的问题。

为了达到上述发明目的，本实用新型采用的技术方案为一种多路输出锁相时钟系统，包括第一信号处理模块、第二信号处理模块、锁相模块、信号分离模块、第一电源模块以及第二电源模块；第一信号处理模块电性连接至外部的时钟源，且第一信号处理模块分别与第二信号处理模块和锁相模块电性连接，锁相模块分别与第二信号处理模块和信号分离模块电性连接，第一电源模块与锁相模块电连接，第二电源模块与第一信号处理模块电连接。

可选地，锁相模块包括型号为ADF4110的频率合成器IC9以及型号为PIC12F629的单片机IC11，频率合成器IC9的VP引脚、DVdd引脚以及AVdd引脚均与第一电源模块的输出端电连接，频率合成器IC9的CE引脚、LE引脚和DATA引脚分别与单片机IC11的P5引脚、P4引脚和P2引脚一一对应连接。

可选地，频率合成器IC9的REFIN引脚与第二信号处理模块电性连接，频率合成器IC9的CP引脚和RFINA引脚均与信号分离模块电性连接，频率合成器IC9的CE引脚和MUXOUT引脚均与第一信号处理模块电性连接。

可选地，第一信号处理模块包括芯片IC15，芯片IC15的Y引脚分别与电阻R74的一端和电阻R75的一端连接，芯片IC15的Y引脚还与第二信号处理模块电性连接，电阻R74的另一端分别与频率合成器IC9的CE引脚和电阻R71的一端连接，电阻R75的另一端分别与频率合成器IC9的MUXOUT引脚、电阻R73的一端和LOCK DET接点连接，LOCK DET接点为检波信号测量点。

可选地，电阻R71的另一端分别与电阻R73的另一端、比较器IC13的输出端和电阻R72的一端连接，且电阻R71的另一端与第二信号处理模块电性连接，电阻R72的另一端分别与接地电容C102和芯片IC15的B引脚连接，芯片IC15的A引脚通过电阻R78与SW接点连接，SW接点为开关量输入点，比较器IC13的同相输入端分别与接地电容C94和电阻R62的一端连接，比较器IC13的反相输入端分别与电阻R65的一端和接地电阻R66连接，电阻R65的另一端分别与接地电容C95、接地电容C101和电阻R63的一端连接，电阻R63的另一端与+3.3V电压连接，电阻R62的另一端分别与二极管D2的负极和接地电容C91连接，二极管D2的正极分别与电容C89的一端和接地电阻R59连接，电容C89的另一端与第二信号处理模块电性连接，且电容C89的另一端分别与10M INPUT接点和电容C111的一端连接，电容C111的另一端分别与与非门IC16的第一输入端和电阻R79的一端连接，与非门的第二输入端分别与接地电容C109和电阻R80的一端连接，电阻R80的另一端与第二电源模块的输出端连接，与非门I C16的输出端分别与电容C108的一端和电阻R79的另一端连接，电容C108的另一端通过电感L14分别与电感L13的一端和接地电容C107连接，电感L13的另一端与电容C105的一端连接，电容C105的另一端与第二信号处理模块电性连接。

可选地，第二信号处理模块包括芯片OCX02、芯片IC10以及芯片IC12，芯片OCX02的RF引脚分别与电容C88的一端和电容C93的一端连接，电容C88的另一端与芯片IC10的RF2引脚连接，电容C93的另一端分别与芯片IC12的RF2引脚连接，芯片IC10的RFC引脚与电容C81的一端连接，电容C81的另一端分别与电阻R52的一端和电容C82的一端连接，电阻R52的另一端与频率合成器IC9的REFIN引脚连接，电容C82的另一端通过电容C83与电容C89的另一端连接，芯片IC10的CTRL引脚与电阻R71的另一端连接，芯片IC12的CTRL引脚与电阻R67的一端连接，电阻R67的另一端与芯片IC15的Y引脚连接，芯片IC12的RF1引脚通过电容C96与电容C105的另一端连接。

可选地，信号分离模块包括型号为AD4PS-1+的功率分配器U1，功率分配器U1的SUM_PORT引脚与电阻R12的一端连接，电阻R12的另一端分别与电容C19的一端和芯片OCXO1的RF引脚连接，电容C19的另一端通过电阻R11与频率合成器IC9的RFINA引脚连接，芯片OCXO1的VCO引脚分别与电阻R4的一端、接地电容C3、接地电容C6和电阻R5的一端连接，电阻R5的另一端与频率合成器IC9的CP引脚连接，且电阻R5的另一端还分别与电阻R10的一端、接地电容C14、接地电容C15和接地电容C18连接，电阻R10的另一端分别与接地电容C12和接地电容C13连接，电阻R4的另一端分别与电阻R1的一端、电阻R2的一端和接地电容C5连接，电阻R2的另一端与接地电阻R3连接，

可选地，电阻R1的另一端与芯片OCXO1的VREF引脚连接，功率分配器U1的PORT1引脚与第一信号输出模块电性连接，功率分配器U1的PORT2引脚与第二信号输出模块电性连接，功率分配器U1的PORT3引脚与第三信号输出模块电性连接，功率分配器U1的PORT4引脚与第四信号输出模块电性连接。

本实用新型的有益效果为：

(1)本实用新型提供了一种多路输出锁相时钟系统，实现了多路时钟信号的输出，降低了需要多个时钟源的工作系统的复杂程度，且减少了成本。

(2)本实用新型复杂程度低，易于实现，且适用于批量生产，具有广阔的应用前景。

附图说明

图1为本实用新型实施例提供的一种多路输出锁相时钟系统的结构示意图。

图2为本实用新型实施例提供的锁相模块的电路图。

图3为本实用新型实施例提供的第一电源模块的电路图。

图4为本实用新型实施例提供的第一信号处理模块的电路图。

图5为本实用新型实施例提供的第二电源模块的电路图。

图6为本实用新型实施例提供的第二信号处理模块的电路图。

图7为本实用新型实施例提供的信号分离模块的电路图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。

下面结合附图详细说明本实用新型的实施例。

如图1所示，一种多路输出锁相时钟系统，包括第一信号处理模块、第二信号处理模块、锁相模块、信号分离模块、第一电源模块以及第二电源模块；第一信号处理模块电性连接至外部的时钟源，且第一信号处理模块分别与第二信号处理模块和锁相模块电性连接，锁相模块分别与第二信号处理模块和信号分离模块电性连接，第一电源模块与锁相模块电连接，第二电源模块与第一信号处理模块电连接。

值得说明的是，本实施例中所述的“连接”“电性连接”和“电连接”可以为直接连接，也可以为间接连接。例如，电源接入时，可以直接接入，也可以通过一个电阻接入。

如图2所示，所述锁相模块包括型号为ADF4110的频率合成器IC9以及型号为PIC12F629的单片机IC11，所述频率合成器IC9的VP引脚、DVdd引脚以及AVdd引脚均与第一电源模块的输出端电连接，所述频率合成器IC9的CE引脚、LE引脚和DATA引脚分别与单片机IC11的P5引脚、P4引脚和P2引脚一一对应连接，所述频率合成器IC9的REFIN引脚与第二信号处理模块电性连接，所述频率合成器IC9的CP引脚和RFINA引脚均与信号分离模块电性连接，所述频率合成器IC9的CE引脚和MUXOUT引脚均与第一信号处理模块电性连接。

除了本实施例中已经描述的电路结构，还有设置其他必要的外围电路。例如，参见图2，锁相模块还可以设置其他电子元器件，以保证电路的正常工作。

如图3所述，本实施例提供一种第一电源模块的电路结构，图3中的+VDC接点为外部电源输入接点，以输入初始电压，初始电压经过转换后，通过LJD2接点输出，具体电路参见图3，此处不再赘述。

如图4所示，所述第一信号处理模块包括芯片IC15，所述芯片IC15的Y引脚分别与电阻R74的一端和电阻R75的一端连接，所述芯片IC15的Y引脚还与第二信号处理模块电性连接，所述电阻R74的另一端分别与频率合成器IC9的CE引脚和电阻R71的一端连接，所述电阻R75的另一端分别与频率合成器IC9的MUXOUT引脚、电阻R73的一端和LOCK DET接点连接，所述LOCK DET接点为检波信号测量点，所述电阻R71的另一端分别与电阻R73的另一端、比较器IC13的输出端和电阻R72的一端连接，且所述电阻R71的另一端与第二信号处理模块电性连接，所述电阻R72的另一端分别与接地电容C102和芯片IC15的B引脚连接，所述芯片IC15的A引脚通过电阻R78与SW接点连接，所述SW接点为开关量输入点，所述比较器IC13的同相输入端分别与接地电容C94和电阻R62的一端连接，所述比较器IC13的反相输入端分别与电阻R65的一端和接地电阻R66连接，所述电阻R65的另一端分别与接地电容C95、接地电容C101和电阻R63的一端连接，所述电阻R63的另一端与+3.3V电压连接，所述电阻R62的另一端分别与二极管D2的负极和接地电容C91连接，所述二极管D2的正极分别与电容C89的一端和接地电阻R59连接，所述电容C89的另一端与第二信号处理模块电性连接，且所述电容C89的另一端分别与10M INPUT接点和电容C111的一端连接，所述电容C111的另一端分别与与非门IC16的第一输入端和电阻R79的一端连接，所述与非门的第二输入端分别与接地电容C109和电阻R80的一端连接，所述电阻R80的另一端与第二电源模块的输出端连接，所述与非门IC16的输出端分别与电容C108的一端和电阻R79的另一端连接，所述电容C108的另一端通过电感L14分别与电感L13的一端和接地电容C107连接，所述电感L13的另一端与电容C105的一端连接，所述电容C105的另一端与第二信号处理模块电性连接。

如图5所示，本实施例提供一种第二电源模块的电路结构，图5中的+VDC接点为外部电源输入接点，以输入初始电压，初始电压经过转换后，通过LJD9接点输出，具体电路参见图5，此处不再赘述。

如图6所示，所述第二信号处理模块包括芯片OCX02、芯片IC10以及芯片IC12，所述芯片OCX02的RF引脚分别与电容C88的一端和电容C93的一端连接，所述电容C88的另一端与芯片IC10的RF2引脚连接，所述电容C93的另一端分别与芯片IC12的RF2引脚连接，所述芯片IC10的RFC引脚与电容C81的一端连接，所述电容C81的另一端分别与电阻R52的一端和电容C82的一端连接，所述电阻R52的另一端与频率合成器IC9的REFIN引脚连接，所述电容C82的另一端通过电容C83与电容C89的另一端连接，所述芯片IC10的CTRL引脚与电阻R71的另一端连接，所述芯片IC12的CTRL引脚与电阻R67的一端连接，所述电阻R67的另一端与芯片IC15的Y引脚连接，所述芯片IC12的RF1引脚通过电容C96与电容C105的另一端连接。

如图7所示，所述信号分离模块包括型号为AD4PS-1+的功率分配器U1，所述功率分配器U1的SUM_PORT引脚与电阻R12的一端连接，所述电阻R12的另一端分别与电容C19的一端和芯片OCXO1的RF引脚连接，所述电容C19的另一端通过电阻R11与频率合成器IC9的RFINA引脚连接，所述芯片OCXO1的VCO引脚分别与电阻R4的一端、接地电容C3、接地电容C6和电阻R5的一端连接，所述电阻R5的另一端与频率合成器IC9的CP引脚连接，且所述电阻R5的另一端还分别与电阻R10的一端、接地电容C14、接地电容C15和接地电容C18连接，所述电阻R10的另一端分别与接地电容C12和接地电容C13连接，所述电阻R4的另一端分别与电阻R1的一端、电阻R2的一端和接地电容C5连接，所述电阻R2的另一端与接地电阻R3连接，所述电阻R1的另一端与芯片OCXO1的VREF引脚连接，所述功率分配器U1的PORT1引脚与第一信号输出模块电性连接，所述功率分配器U1的PORT2引脚与第二信号输出模块电性连接，所述功率分配器U1的PORT3引脚与第三信号输出模块电性连接，所述功率分配器U1的PORT4引脚与第四信号输出模块电性连接。

尽管已描述了本实用新型实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。以上对本实用新型所提供的一种占道信息采集装置，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (8)

1.一种多路输出锁相时钟系统，其特征在于，包括第一信号处理模块、第二信号处理模块、锁相模块、信号分离模块、第一电源模块以及第二电源模块；

所述第一信号处理模块电性连接至外部的时钟源，且所述第一信号处理模块分别与第二信号处理模块和锁相模块电性连接，所述锁相模块分别与第二信号处理模块和信号分离模块电性连接，所述第一电源模块与锁相模块电连接，所述第二电源模块与第一信号处理模块电连接。

2.根据权利要求1所述的多路输出锁相时钟系统，其特征在于，所述锁相模块包括型号为ADF4110的频率合成器IC9以及型号为PIC12F629的单片机IC11，所述频率合成器IC9的VP引脚、DVdd引脚以及AVdd引脚均与第一电源模块的输出端电连接，所述频率合成器IC9的CE引脚、LE引脚和DATA引脚分别与单片机IC11的P5引脚、P4引脚和P2引脚一一对应连接。

3.根据权利要求2所述的多路输出锁相时钟系统，其特征在于，所述频率合成器IC9的REFIN引脚与第二信号处理模块电性连接，所述频率合成器IC9的CP引脚和RFINA引脚均与信号分离模块电性连接，所述频率合成器IC9的CE引脚和MUXOUT引脚均与第一信号处理模块电性连接。

4.根据权利要求2或3任一项所述的多路输出锁相时钟系统，其特征在于，所述第一信号处理模块包括芯片IC15，所述芯片IC15的Y引脚分别与电阻R74的一端和电阻R75的一端连接，所述芯片IC15的Y引脚还与第二信号处理模块电性连接，所述电阻R74的另一端分别与频率合成器IC9的CE引脚和电阻R71的一端连接，所述电阻R75的另一端分别与频率合成器IC9的MUXOUT引脚、电阻R73的一端和LOCK DET接点连接，所述LOCK DET接点为检波信号测量点。

5.根据权利要求4所述的多路输出锁相时钟系统，其特征在于，所述电阻R71的另一端分别与电阻R73的另一端、比较器IC13的输出端和电阻R72 的一端连接，且所述电阻R71的另一端与第二信号处理模块电性连接，所述电阻R72的另一端分别与接地电容C102和芯片IC15的B引脚连接，所述芯片IC15的A引脚通过电阻R78与SW接点连接，所述SW接点为开关量输入点，所述比较器IC13的同相输入端分别与接地电容C94和电阻R62的一端连接，所述比较器IC13的反相输入端分别与电阻R65的一端和接地电阻R66连接，所述电阻R65的另一端分别与接地电容C95、接地电容C101和电阻R63的一端连接，所述电阻R63的另一端与+3.3V电压连接，所述电阻R62的另一端分别与二极管D2的负极和接地电容C91连接，所述二极管D2的正极分别与电容C89的一端和接地电阻R59连接，所述电容C89的另一端与第二信号处理模块电性连接，且所述电容C89的另一端分别与10M INPUT接点和电容C111的一端连接，所述电容C111的另一端分别与与非门IC16的第一输入端和电阻R79的一端连接，所述与非门的第二输入端分别与接地电容C109和电阻R80的一端连接，所述电阻R80的另一端与第二电源模块的输出端连接，所述与非门IC16的输出端分别与电容C108的一端和电阻R79的另一端连接，所述电容C108的另一端通过电感L14分别与电感L13的一端和接地电容C107连接，所述电感L13的另一端与电容C105的一端连接，所述电容C105的另一端与第二信号处理模块电性连接。

6.根据权利要求1所述的多路输出锁相时钟系统，其特征在于，所述第二信号处理模块包括芯片OCX02、芯片IC10以及芯片IC12，所述芯片OCX02的RF引脚分别与电容C88的一端和电容C93的一端连接，所述电容C88的另一端与芯片IC10的RF2引脚连接，所述电容C93的另一端分别与芯片IC12的RF2引脚连接，所述芯片IC10的RFC引脚与电容C81的一端连接，所述电容C81的另一端分别与电阻R52的一端和电容C82的一端连接，所述电阻R52的另一端与频率合成器IC9的REFIN引脚连接，所述电容C82的另一端通过电容C83与电容C89的另一端连接，所述芯片IC10的CTRL引脚与电阻R71的另一端连接，所述芯片IC12的CTRL引脚与电阻R67的一端连接，所述电阻R67的另一端与芯片IC15的Y引脚连接，所述芯片IC12的RF1引脚通过电容C96与电容C105的另一端连接。

7.根据权利要求1所述的多路输出锁相时钟系统，其特征在于，所述信号分离模块包括型号为AD4PS-1+的功率分配器U1，所述功率分配器U1的SUM_PORT引脚与电阻R12的一端连接，所述电阻R12的另一端分别与电容C19的一端和芯片OCXO1的RF引脚连接，所述电容C19的另一端通过电阻R11与频率合成器IC9的RFINA引脚连接，所述芯片OCXO1的VCO引脚分别与电阻R4的一端、接地电容C3、接地电容C6和电阻R5的一端连接，所述电阻R5的另一端与频率合成器IC9的CP引脚连接，且所述电阻R5的另一端还分别与电阻R10的一端、接地电容C14、接地电容C15和接地电容C18连接，所述电阻R10的另一端分别与接地电容C12和接地电容C13连接，所述电阻R4的另一端分别与电阻R1的一端、电阻R2的一端和接地电容C5连接，所述电阻R2的另一端与接地电阻R3连接。

8.根据权利要求7所述的多路输出锁相时钟系统，其特征在于，所述电阻R1的另一端与芯片OCXO1的VREF引脚连接，所述功率分配器U1的PORT1引脚与第一信号输出模块电性连接，所述功率分配器U1的PORT2引脚与第二信号输出模块电性连接，所述功率分配器U1的PORT3引脚与第三信号输出模块电性连接，所述功率分配器U1的PORT4引脚与第四信号输出模块电性连接。

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