CN215527728U - 一种防静电的封装结构 - Google Patents
一种防静电的封装结构 Download PDFInfo
- Publication number
- CN215527728U CN215527728U CN202121265640.7U CN202121265640U CN215527728U CN 215527728 U CN215527728 U CN 215527728U CN 202121265640 U CN202121265640 U CN 202121265640U CN 215527728 U CN215527728 U CN 215527728U
- Authority
- CN
- China
- Prior art keywords
- metal
- layer
- structure according
- package structure
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Elimination Of Static Electricity (AREA)
Abstract
本实用新型一种防静电的封装结构,包括金属材料的载体,设于载体上表面的可剥离层,设于可剥离层上表面的第一金属层,第一金属层可与金属材料的载体电连接,第一金属层的上表面设有多个金属基岛和多个金属基岛之间的导电引线,导电引线与设于第一金属层上的四面包围的一个或者多个金属墙电连接,一部分金属基岛上设有芯片,另一部分金属基岛上设置芯片电极的引出承接盘,金属墙内的第一金属层、金属基岛、导电引线的上侧设有塑封料,塑封料的上表面设有第二金属层,第二金属层与金属墙的上端电连接并形成一个或者多个静电屏蔽笼,静电屏蔽笼的上侧设有补强层。本方案中不存在孤立的单颗焊盘,在板件上设置的静电屏蔽笼,保证了芯片安全性。
Description
技术领域
本实用新型涉及面板级封装技术领域,尤其涉及一种防静电的封装结构。
背景技术
随着电路集成技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。封装技术不但影响产品的性能,而且还制约产品的小型化。随着芯片的不断小型化、集成化,芯片的引脚越来越多,尺寸越来越小,集成电路领域对封装技术的要求也越来越高。传统的封装采用的是引线框架、贴片、打线(即wire donding)等,这种传统封装工艺存在效率低、成本高的缺点,因此面板级封装应运而生,面板级封装是通过印制电路板PCB或者封装基板的工艺流程替代传统的打线工艺提升整体的功率密度、电流耐受能力等。但是,现有的面板级封装的工艺流程中,除了封装段的流程贴片、塑封外,产品还要经历PCB或者封装基板工艺中的干、湿法流程,如图形、孔金属化等,同时湿法流程中必须对板件进行烘干处理,如上的干湿切换流程等非常容易产生静电。同时静电作为功率器件半导体封装制程中的主要影响,静电的存在会导致芯片出现过电应力损伤,直接失效或者间接失效,因此防静电做为面板级封装的重要课题之一,会影响封装制程中的芯片成活率、产品良率及产品长期使用的可靠及稳定性。
可见,现有的面板级封装工艺流程中,存在以下缺陷:
(1)干湿切换流程等非常容易产生静电,会导致芯片出现过电应力损伤,直接失效或者间接失效。
(2)由于静电产生,导致芯片产品不良率高,产品长期使用的可靠性及稳定性差。
为了克服上述存在的问题,我们发明了一种防静电的封装结构。
实用新型内容
本实用新型的发明目的在于解决现有的面板级封装工艺流程中,存在干湿切换流程等非常容易产生静电,会导致芯片出现过电应力损伤,直接失效或者间接失效,静电导致芯片产品不良率高,产品长期使用的可靠性及稳定性差问题。其具体解决方案如下:
一种防静电的封装结构,包括金属材料的载体,设于载体上表面的可剥离层,设于可剥离层上表面的第一金属层,第一金属层可与金属材料的载体电连接,第一金属层的上表面设有多个金属基岛和多个金属基岛之间的导电引线,导电引线与设于第一金属层上的四面包围的一个或者多个金属墙电连接,一部分金属基岛上设有芯片,另一部分金属基岛上设置芯片电极的引出承接盘,金属墙内的第一金属层、金属基岛、导电引线的上侧设有塑封料,塑封料的上表面设有第二金属层,第二金属层与金属墙的上端电连接并形成一个或者多个静电屏蔽笼,静电屏蔽笼的上侧设有补强层。
进一步地,所述可剥离层为可直接进行机械剥离的材料,并且具有导电性,使所述第一金属层能与金属材料的载体电连接。所述载体为不锈钢或铜中的任一种,所述金属墙为导电浆料热固后形成。
进一步地,所述金属基岛的厚度大于或等于导电引线的厚度。所述金属基岛的厚度为10-150μm。
进一步地,所述导电引线的主连接线部分,均设置在产品的切割道上。所述导电引线的宽度小于≤产品的切割道的宽度。
进一步地,所述切割道的宽度为0.05-0.5mm。
进一步地,所述静电屏蔽笼还包括:由笼顶的内侧向下设置的多个金属导孔,金属导孔的下端与每个引出承接盘电连接。
进一步地,所述金属导孔为金属盲孔或者金属通孔中的任一种,所述笼顶包括产品内部的电连接走线。
综上所述,采用本实用新型的技术方案具有以下有益效果:
本实用新型解决了现有的面板级封装工艺流程中,存在干湿切换流程等非常容易产生静电,会导致芯片出现过电应力损伤,直接失效或者间接失效,静电导致芯片产品不良率高,产品长期使用的可靠性及稳定性差问题。本方案具有以下的优点:
(1)本实用新型专利中的塑封过程中不存在孤立的单颗焊盘,所有图形线路或者焊盘之间均使用铜线电互联形成有效的导电网络,在板件上设置的静电屏蔽笼,保证了整个加工过程的芯片安全性。
(2)本实用新型载体使用带有可剥离功能的第一金属层作为地级进行静电释放,同时在此载体的第一金属层上进行多层次堆叠加工,其加工出的芯片的电极和芯片电极的引出承接盘,通过导电引线与金属墙电连接,很快地将静电有效释放到第一金属层的地级。地级层(也就是可剥离层)会在产品加工完成后进行剥离,剥离后,蚀刻出外部焊盘,静电释放的保护功能到此为止。
(3)本方案的静电防护功能仅在面板级塑封过程中针对芯片进行静电屏蔽保护,当器件完成封装之后进行切割,此时静电保护功能将随着金属导电网络(即由导电引线构成的金属导电网络)的切割破坏从而失去保护作用,同时过程中添加的金属互联层(指为了防静电而设置的金属导电网络)在切割过程中会被去除掉,并不会显著影响产品的结构设计和功能实现。
附图说明
为了更清楚地说明本实用新型实施例的技术方案,下面将对本实用新型实施例的描述中所需要使用的附图作简单地介绍。显而易见地,下面描述中的附图仅仅是本实用新型的一部分实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还能够根据这些附图获得其他的附图。
图1为本实用新型一种防静电的封装结构的剖面示意图;
图2为本实用新型的实施例1第一金属层的四周设置一个四面包围的导电浆料的俯视图,图中还未封装塑封料;
图3为本实用新型的单颗器件的剖面结构图;
图4为本实用新型的实施例2第一金属层上设置有多个四面包围的导电浆料的俯视图,图中还未封装塑封料。
附图标记说明:
10-金属材料的载体,20-可剥离层,30-第一金属层,40-金属基岛,41-引出承接盘,50-导电引线,60-芯片,70-金属墙,80-金属导孔,90-第二金属层,100-塑封料,110-补强层,140-切割道,150-焊盘形状。
具体实施方式
下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述。显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。
需要说明的是,本方案中的全部附图,均为剖面示意图,或者俯视示意图,附图所示仅为帮助理解本方案的发明构思及结构原理,不等于实物产品。
实施例1:
如图1、2、3所示,一种防静电的封装结构,包括金属材料的载体10,设于载体10上表面的可剥离层20,设于可剥离层20上表面的第一金属层30,第一金属层30可与金属材料的载体10电连接,第一金属层30的上表面设有多个金属基岛40和多个金属基岛40之间的导电引线50,导电引线50与设于第一金属层30上的四面包围的一个金属墙70电连接,一部分金属基岛40上设有芯片60,另一部分金属基岛40上设置芯片60电极的引出承接盘41,金属墙70内的第一金属层30、金属基岛40、导电引线50的上侧设有塑封料100,塑封料100的上表面设有第二金属层90,第二金属层90与金属墙70的上端电连接并形成一个静电屏蔽笼,静电屏蔽笼的上侧设有补强层110。
进一步地,可剥离层20为可直接进行机械剥离的材料,并且具有导电性,使第一金属层30能与金属材料的载体10电连接。载体10为不锈钢或铜中的任一种,金属墙70为导电浆料热固后形成。
进一步地,金属基岛40的厚度大于或等于导电引线50的厚度。金属基岛40的厚度为10-150μm。
进一步地,导电引线50的主连接线部分,均设置在产品的切割道上。导电引线50的宽度小于≤产品的切割道140的宽度。
进一步地,切割道140的宽度为0.05-0.5mm。
进一步地,静电屏蔽笼还包括:由笼顶(也就是第二金属层90)的内侧向下设置的多个金属导孔80,金属导孔80的下端与每个引出承接盘41电连接。
进一步地,金属导孔80为金属盲孔或者金属通孔中的任一种,笼顶包括产品内部的电连接走线。
本方案的封装板件,从可剥离层20上剥离后,露出整个第一金属层30,通过对第一金属层30进行图形工艺加工,将第一金属层30蚀刻成需要的焊盘形状150,同时保证各个焊盘形状150之间通过导电引线50进行金属互联,此时芯60片依旧在静电屏蔽笼中,可保证芯片60不被静电损伤。接着将进行切割加工形成单颗器件如图3所示,同时静电屏蔽笼失效。
实施例2:
如图4所示,与实施例1所不同的是,第一金属层30上设有多个金属墙70,每个金属墙70内的第一金属层30、金属基岛40、导电引线50的上侧设有塑封料100,塑封料100的上表面设有第二金属层90,第二金属层90与多个金属墙70的上端电连接并形成多个静电屏蔽笼,这样的防静电能力更强,屏蔽效果更好。其余的内容与实施例1的内容相同,在此不再赘述。
综上所述,采用本实用新型的技术方案具有以下有益效果:
本实用新型解决了现有的面板级封装工艺流程中,存在干湿切换流程等非常容易产生静电,会导致芯片出现过电应力损伤,直接失效或者间接失效,静电导致芯片产品不良率高,产品长期使用的可靠性及稳定性差问题。本方案具有以下的优点:
(1)本实用新型专利中的塑封过程中不存在孤立的单颗焊盘,所有图形线路或者焊盘之间均使用铜线电互联形成有效的导电网络,在板件上设置的静电屏蔽笼,保证了整个加工过程的芯片安全性。
(2)本实用新型载体使用带有可剥离功能的第一金属层作为地级进行静电释放,同时在此载体的第一金属层上进行多层次堆叠加工,其加工出的芯片的电极和芯片电极的引出承接盘,通过导电引线与金属墙电连接,很快地将静电有效释放到第一金属层的地级。地级层(也就是可剥离层)会在产品加工完成后进行剥离,剥离后,蚀刻出外部焊盘,静电释放的保护功能到此为止。
(3)本方案的静电防护功能仅在面板级塑封过程中针对芯片进行静电屏蔽保护,当器件完成封装之后进行切割,此时静电保护功能将随着金属导电网络(即由导电引线构成的金属导电网络)的切割破坏从而失去保护作用,同时过程中添加的金属互联层(指为了防静电而设置的金属导电网络)在切割过程中会被去除掉,并不会显著影响产品的结构设计和功能实现。
以上所述的实施方式,并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等,均应包含在该技术方案的保护范围之内。
Claims (10)
1.一种防静电的封装结构,其特征在于:包括金属材料的载体,设于载体上表面的可剥离层,设于可剥离层上表面的第一金属层,第一金属层可与金属材料的载体电连接,第一金属层的上表面设有多个金属基岛和多个金属基岛之间的导电引线,导电引线与设于第一金属层上的四面包围的一个或者多个金属墙电连接,一部分金属基岛上设有芯片,另一部分金属基岛上设置芯片电极的引出承接盘,金属墙内的第一金属层、金属基岛、导电引线的上侧设有塑封料,塑封料的上表面设有第二金属层,第二金属层与金属墙的上端电连接并形成一个或者多个静电屏蔽笼,静电屏蔽笼的上侧设有补强层。
2.根据权利要求1所述一种防静电的封装结构,其特征在于:所述可剥离层为可直接进行机械剥离的材料,并且具有导电性,使所述第一金属层能与金属材料的载体电连接。
3.根据权利要求1所述一种防静电的封装结构,其特征在于:所述载体为不锈钢或铜中的任一种,所述金属墙为导电浆料热固后形成。
4.根据权利要求1所述一种防静电的封装结构,其特征在于:所述金属基岛的厚度大于或等于导电引线的厚度。
5.根据权利要求4所述一种防静电的封装结构,其特征在于:所述金属基岛的厚度为10-150μm。
6.根据权利要求1所述一种防静电的封装结构,其特征在于:所述导电引线的主连接线部分,均设置在产品的切割道上。
7.根据权利要求6所述一种防静电的封装结构,其特征在于:所述导电引线的宽度小于≤产品的切割道的宽度。
8.根据权利要求7所述一种防静电的封装结构,其特征在于:所述切割道的宽度为0.05-0.5mm。
9.根据权利要求1所述一种防静电的封装结构,其特征在于,所述静电屏蔽笼还包括:由笼顶的内侧向下设置的多个金属导孔,金属导孔的下端与每个引出承接盘电连接。
10.根据权利要求9所述一种防静电的封装结构,其特征在于:所述金属导孔为金属盲孔或者金属通孔中的任一种,所述笼顶包括产品内部的电连接走线。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202121265640.7U CN215527728U (zh) | 2021-06-07 | 2021-06-07 | 一种防静电的封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202121265640.7U CN215527728U (zh) | 2021-06-07 | 2021-06-07 | 一种防静电的封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN215527728U true CN215527728U (zh) | 2022-01-14 |
Family
ID=79807026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202121265640.7U Active CN215527728U (zh) | 2021-06-07 | 2021-06-07 | 一种防静电的封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN215527728U (zh) |
-
2021
- 2021-06-07 CN CN202121265640.7U patent/CN215527728U/zh active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5179787B2 (ja) | 半導体装置及びその製造方法 | |
EP1085561B1 (en) | Chip scale surface mount package for semiconductor device and process of fabricating the same | |
US7501313B2 (en) | Method of making semiconductor BGA package having a segmented voltage plane | |
US9117815B2 (en) | Method of fabricating a packaged semiconductor | |
JP5285580B2 (ja) | パッケージ構造の製造方法 | |
WO2007070467A2 (en) | Substrate having minimum kerf width | |
CN215342591U (zh) | 基于防静电的封装结构 | |
CN103066048B (zh) | 具有支撑体的封装基板、封装结构及其制法 | |
CN113571434B (zh) | 一种新型的面板级封装方法及结构 | |
US8212349B2 (en) | Semiconductor package having chip using copper process | |
CN215527728U (zh) | 一种防静电的封装结构 | |
CN112420641A (zh) | 一种功率元件封装结构及其制备方法 | |
US6627986B2 (en) | Substrate for semiconductor device and semiconductor device fabrication using the same | |
KR100913171B1 (ko) | 스택 패키지의 제조방법 | |
CN104916599A (zh) | 芯片封装方法和芯片封装结构 | |
JP2012134572A (ja) | 半導体装置 | |
CN115602672A (zh) | 一种多芯片堆叠封装结构 | |
CN206789535U (zh) | 一种电力电子器件的扇出型封装结构 | |
CN205984937U (zh) | 一种容纳增大芯片的二极管 | |
CN218333849U (zh) | 一种芯片封装载板 | |
CN110767624B (zh) | 承载结构及封装结构 | |
KR20010073345A (ko) | 적층 패키지 | |
CN215299289U (zh) | Led器件及照明装置 | |
CN220569634U (zh) | 高导热嵌埋结构 | |
CN216250730U (zh) | 一种堆叠式芯片封装件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |