CN115602672A - 一种多芯片堆叠封装结构 - Google Patents

一种多芯片堆叠封装结构 Download PDF

Info

Publication number
CN115602672A
CN115602672A CN202110723371.2A CN202110723371A CN115602672A CN 115602672 A CN115602672 A CN 115602672A CN 202110723371 A CN202110723371 A CN 202110723371A CN 115602672 A CN115602672 A CN 115602672A
Authority
CN
China
Prior art keywords
chip
electrode
electrically connected
control chip
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110723371.2A
Other languages
English (en)
Inventor
曹周
唐和明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Great Team Backend Foundry Dongguan Co Ltd
Original Assignee
Great Team Backend Foundry Dongguan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Great Team Backend Foundry Dongguan Co Ltd filed Critical Great Team Backend Foundry Dongguan Co Ltd
Priority to CN202110723371.2A priority Critical patent/CN115602672A/zh
Publication of CN115602672A publication Critical patent/CN115602672A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明公开一种多芯片堆叠封装结构，属于半导体封装技术领域。该多芯片堆叠封装结构包括：引线框架；功率芯片，功率芯片设于引线框架的上方；功率芯片包括源极、栅极与漏极；源极以及漏极分别与引线框架电连接；控制芯片，其设于功率芯片的下方；控制芯片包括第一电极以及第二电极；第一电极与栅极电连接；导电柱，其设于控制芯片的下方；导电柱与第二电极电连接；封装体，其包封引线框架、功率芯片、控制芯片以及导电柱；引线框架以及导电柱的一部分由封装体露出。该多芯片堆叠封装结构在实现控制芯片与功率芯片共同封装的基础上，可减小封装面积，提高集成度，并且可提升散热性能。

Description

一种多芯片堆叠封装结构
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种多芯片堆叠封装结构。
背景技术
现有的半导体封装结构，通过对芯片进行封装，以对芯片起到安放、固定、密封、保护的作用；经过封装技术，实现芯片与外界的隔离，以防止空气中的杂质对芯片电路的腐蚀造成电气性能的下降。
现有的一些电力电子产品的功能的实现，需要功率芯片与控制芯片进行互连。一些电力电子产品中，对功率芯片以及控制芯片分别进行独立封装，再将两个封装产品进行电性连接，但是这样会导致整个产品的体积较大，并且连接线路过长导致电阻增大，如此会导致产品电性能与热性能降低；在另一些电力电子产品中，将功率芯片与控制芯片封装在同一个封装产品内，但此类封装产品体积较大，且热性能不佳。
发明内容
本发明实施例的目的在于：提供一种多芯片堆叠封装结构，其功率芯片与控制芯片共同封装，可减少封装面积，提升散热性能。
为达上述目的，本发明采用以下技术方案：
一种多芯片堆叠封装结构，包括：
引线框架；
功率芯片，其设于所述引线框架的上方；所述功率芯片包括源极、栅极以及漏极；所述源极以及所述漏极分别与所述引线框架电连接；
控制芯片，其设于所述功率芯片的下方；所述控制芯片包括第一电极以及第二电极；所述第一电极与所述栅极电连接；
导电柱，其设于所述控制芯片的下方；所述导电柱与所述第二电极电连接；
封装体，其包封所述引线框架、所述功率芯片、所述控制芯片以及所述导电柱；所述引线框架以及所述导电柱的一部分由所述封装体露出。
作为优选，还包括金属片；所述引线框架包括基岛以及管脚；
所述功率芯片包括相对的第一表面以及第二表面，所述源极以及所述栅极由所述第一表面露出，所述漏极由所述第二表面露出；所述源极与所述漏极中其一与所述基岛电连接，另一通过所述金属片与所述管脚电连接。
作为优选，所述引线框架背离所述功率芯片的一侧由所述封装体露出；所述金属片背离所述功率芯片的一侧由所述封装体露出。
作为优选，所述引线框架背离所述功率芯片的一侧由所述封装体露出；所述金属片背离所述功率芯片的一侧由所述封装体露出。
作为优选，所述第一电极形成于所述控制芯片的正面，所述控制芯片的正面朝下设置；所述多芯片堆叠封装结构还包括电连接件，所述第一电极通过所述电连接件与栅极电连接。
作为优选，所述第二电极形成于所述控制芯片的正面；所述导电柱设于所述控制芯片的下方，所述导电柱的一端与所述第二电极电连接，另一端由所述封装体的下侧表面露出。
作为优选，所述控制芯片的内部形成使所述第一电极露出的导通孔，所述导通孔内填充导电材料以形成所述电连接件；所述电连接件的一端与所述第一电极电连接，另一端与所述栅极电连接。
作为优选，还包括形成于所述控制芯片的背面的焊盘；所述焊盘形成于所述电连接件背离所述第一电极的一侧，所述电连接件通过所述焊盘与所述栅极电连接。
作为优选，还包括形成于所述控制芯片的背面的绝缘层；所述焊盘嵌于所述绝缘层内并由所述绝缘层的上侧表面露出。
作为优选，包括两个以上所述功率芯片；所述控制芯片包括两个以上所述第一电极；所述第一电极与所述栅极一一对应地电连接，以使两个以上所述功率芯片与同一所述控制芯片电连接。
本发明的有益效果为：该多芯片堆叠封装结构，将控制芯片设于堆叠芯片的下方，芯片间进行堆叠，可减小封装结构的平面尺寸，有利于提高集成度；引线框架的部分露出封装体，可降低热阻，有助于散热，并且，控制芯片与功率芯片之间的电阻降低，该多芯片堆叠封装结构的散热性能得到提升。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为本发明实施例所述多芯片堆叠封装结构的功率芯片的结构示意图之二；
图2为本发明其一实施例所述金属片的结构示意图；
图3为本发明另一实施例所述金属片结构示意图；
图4为本发明所述多芯片堆叠封装结构的结构示意图之一；
图5为图4中的A部放大图；
图6为图4中的B部放大图；
图7为本发明所述多芯片堆叠封装结构的结构示意图之二；
图8为图7中的C部放大图；
图9为本发明所述多芯片堆叠封装结构的结构示意图之三；
图10为本发明所述多芯片堆叠封装结构的结构示意图之四；
图中：10、引线框架；11、基岛；12、管脚；20、功率芯片；201、源极；202、栅极；203、漏极；30、控制芯片；40、金属片；41、引出端；42、凹槽；51、电连接件；52、焊盘；53、绝缘层；60、导电柱；70、导电结合材料；90、封装体。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，除非另有明确的规定和限定，术语“相连”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，本发明中，“上侧”与“下侧”、“上方”与“下方”仅用于表示相对位置，说明书附图中F1方向为向上的方向，F2方向为向下的方向。
本发明提出一种多芯片堆叠封装结构，控制芯片30与功率芯片20封装于同一封装结构内时，可兼具小封装面积以及良好的热性能，其能够满足更高集成度的需求并且更加可靠。
该多芯片堆叠封装结构可以应用于驱动器、变频器、逆变电源、空调器等电力电子设备。
如图1-10所示，在本发明的多芯片堆叠封装结构的一实施例中，该多芯片堆叠封装结构包括：
引线框架10，其用于作为功率芯片20的载体；
功率芯片20，功率芯片20的个数为一个、两个或多个；功率芯片20设于引线框架10的上方，并通过结合材料固定于引线框架10；功率芯片20包括源极201、栅极202以及漏极203；源极201与漏极203分别与引线框架10电连接；
控制芯片30，其设于功率芯片20的下方；控制芯片30包括第一电极以及第二电极；第一电极与栅极202电连接，以实现控制芯片30对功率芯片20的控制；
导电柱60，其设于控制芯片30的下方，其与第二电极电连接；
封装体90，其由封装材料固化形成，其包封引线框架10、功率芯片20、控制芯片30以及导电柱60，以对元器件进行物理保护以及电气保护；引线框架10的一部分由封装体90露出，以实现功率外引电极的引出；导电柱60的一部分由封装体90露出，以实现控制外引电极的引出。
本实施例中，引线框架10背离功率芯片20一侧的表面露出封装体90，如此，功率芯片20产生的热量可通过引线框架10露出的部分散出，从而提高多芯片封装结构的散热性能。
在一实施例中，该功率芯片20为三极管芯片。
现有的功率芯片20与控制芯片30共同封装的多芯片封装结构，一般将多个芯片一一焊接至多个基岛11，通过金属线实现芯片间的电连接；因此，导致封装结构的面积较大，不利于提高电子产品内部的集成度，并且，采用金属线实现控制芯片30与功率芯片20之间的互连，金属线的长度较长、过流面积较小，控制芯片30与功率芯片20之间的电阻较大，通电时产热更多。
本实施例的多芯片堆叠封装结构，通过将控制芯片30与功率芯片20堆叠设置，可减小封装结构的平面尺寸，封装结构焊接至电路板等电路载体时，占用的面积减小，可提高集成度。
本实施例的多芯片堆叠封装结构，引线框架10的部分露出封装体90，可降低热阻，有助于散热，并且，控制芯片30与功率芯片20之间的电阻降低，该多芯片堆叠封装结构的散热性能得到提升。
本实施例的多芯片堆叠封装结构，可通过控制芯片30与两个或多个功率芯片20电连接，此种多芯片布置方式，既有利于减小封装面积，又能够通过单颗控制芯片30实现同时控制两颗以上功率芯片20，满足芯片间的连接需求。
在一实施例中，控制芯片30通过控制输入功率芯片20的电压实现对功率芯片20的控制。在其他实施例中，也可以通过其他方式实现控制。
在一实施例中，导电柱60为导电铜柱，铜具有良好的导电导热性能。
在其他实施例中，导电柱60也可以采用其他金属柱作为导电柱60。
在一实施例中，引线框架10的一部分以及导电柱60的一部分均由封装体90的下侧表面露出，如此，便于将该堆叠封装结构通过贴装的方式焊接上板。
功率芯片20在工作时，会产生热量；大功率的功率芯片20需要处理更大的电流，发热量更大。对于包括功率芯片20的封装结构而言，若无法及时高效地向外部媒质散热，将极大影响半导体器件的工作性能，甚至会导致失效。
为了解决散热问题，在一实施例中，为了提升多芯片堆叠封装结构的散热性能，将该多芯片堆叠封装结构配置为：包括金属片40；引线框架10包括基岛11以及管脚12；
功率芯片20包括相对的第一表面以及第二表面，源极201以及栅极202由第一表面露出，漏极203由第二表面露出；源极201与漏极203中其一与基岛11电连接，另一通过金属片40与管脚12电连接。
本实施例通过设置金属片40，金属片40的一端焊接于功率芯片20上侧的电极，另一端焊接于管脚12，从而实现上侧电极与管脚12的电连接。
其中，基岛11与管脚12之间可以为电连接，也可以为相互绝缘。
本实施例中，金属片40提供更大的传导通道，载流能力增大，电阻减小，热阻减小，金属片40与功率芯片20的接触面积更大，功率芯片20工作产生的热量，能够更加有效地被金属片40向外传出。故而，本实施例中的多芯片堆叠封装结构的散热性能更佳。
在一实施例中，由于控制芯片30设于功率芯片20的下方，为了减小栅极202与第一电极之间的连接电阻；功率芯片20被设置为第一表面朝下，也即，功率芯片20的源极201以及栅极202位于功率芯片20的下侧；如此，栅极202位于接近控制芯片30的一侧，从而缩短栅极202与第一电极之间的电连路径，降低热阻，提升散热性能。
本实施例中，源极201通过基岛11电连接，漏极203通过金属片40与管脚12电连接。在其他实施例中，也可以将功率芯片20设置为第一表面朝上，如此，则需要通过电连接件51将上侧的栅极202引至功率芯片20的下侧。
在一实施例中，为了提升多芯片堆叠封装结构的散热性能，基岛11背离功率芯片20一侧的表面(即基岛11的下侧表面)由封装体90露出，管脚12背离功率芯片20一侧的表面(即管脚12的下侧表面)由封装体90露出；如此，功率芯片20的热量可以通过引线框架10传递至封装结构的外部，可极大提高功率芯片20的散热效率，使该多芯片堆叠封装结构能够满足更高的性能要求。
本实施例中，基岛11的下侧表面与封装体90的下侧表面齐平，管脚12的下侧表面与封装体90的下侧表面齐平，从而缩小封装体90的体积。
在一实施例中，如图5、8所示，为了提升多芯片堆叠封装结构的散热性能，将金属片40配置为：金属片40背离功率芯片20的一侧由封装体90露出，如此，功率芯片20的热量能够通过露出的金属片40散至封装结构的外部环境，可提升极大提高散热效率，满足更高的性能要求。
需要说明的是，若将控制芯片30设于功率芯片20的上方，则为了在露出金属片40的上方表面时，不露出功率芯片20，必须要将金属片40设置为高于功率芯片20，如此，则会占用过多空间，导致封装结构体积增大。
而本实施例中，由于将控制芯片30设于功率芯片20的下方，而功率芯片20的上方仅设有金属片40，将金属片40由封装体90露出时，不会露出控制芯片30，封装体90可对控制芯片30进行可靠的保护。
同时，由于功率芯片20的下方配置引线框架10，引线框架10占用一定的封装高度，控制芯片30设于功率芯片20下方可与引线框架10共同占用封装高度，可使整个封装结构内的元器件更加紧凑，缩小封装结构的封装体90体积。在一实施例中，如图4、7所示，为了使多芯片堆叠封装结构的散热性能最优，将封装结构设置为，金属片40由封装体90的上侧表面露出，基岛11以及管脚12由封装体90的下侧表面露出；通过双面散热，进一步降低封装热阻，提高散热效率。
在一实施例中，如图9、10所示，金属片40背离功率芯片20的一侧未露出，由封装体90覆盖包封。
在本实施例中，为了避免在灌入封装材料时，在金属片40的两侧出现模流不均的情况，在金属片40接近功率芯片20的一侧设有凹槽42，以提供更大的模流通道，避免金属片40接近功率芯片20的封装材料内出现空穴、反包气泡，影响热传导。
在一实施例中，控制芯片30的第一电极、第二电极通过如下方式设置：
第一电极、第二电极均设于控制芯片30的正面，控制芯片30的正面朝下；
在此结构的基础上，第二电极可直接与导电柱60焊接，以通过导电柱60将第二电极引出封装体90；
该多芯片堆叠封装结构还包括电连接件51，采用电连接件51将位于下侧的第一电极引至控制芯片30的上侧，以便于第一电极与栅极202电连接。
在一实施例中，通过如下方式配置电连接件51，以将下侧的第一电极引至上侧：
控制芯片30内设有导通孔，导通孔为盲孔，控制芯片30的上侧表面形成该导通孔的孔口，通过内部的导通孔使位于下方的第一电极露出；在导通孔内填充导电材料，以在导通孔内形成电连接件51，电连接件51的一端与第一电极电连接，另一端由控制芯片30的上侧表面露出，电连接件51的另一端与栅极202电连接。
本实施例中，多芯片堆叠封装结构还包括形成于控制芯片30的上侧表面的焊盘52，焊盘52的一侧与电连接件51电连接，另一侧通过导电结合材料70与栅极202电连接。
本实施例中，在进行硅穿孔形成导通孔后，在导通孔内，通过化学沉积的方法镀铜，以形成电连接件51；在控制芯片30的背面，也即，在控制芯片30的上侧表面加工形成焊盘52，焊盘52通过导电结合材料70与栅极202焊接，第一电极、电连接件51、焊盘52、栅极202依次电连接，以实现控制芯片30与功率芯片20的电连接。
通过在控制芯片30的上侧固定焊盘52，可在控制芯片30的上侧表面提供一焊接位置，以供栅极202与其焊接，实现第一电极、电连接件51、焊盘52、栅极202之间的电连接。
本实施例中，为了保护控制芯片30，在控制芯片30的背面(即控制芯片30的上侧表面)不需要进行焊接的区域加工形成绝缘层53。
本实施例中，焊盘52嵌于绝缘层53内，并由绝缘层53的上侧表面露出以与栅极202电连接。
在一实施例中，通过在控制芯片30的背面形成阻焊材料层，以形成绝缘层53。在其他实施例中，也可以采用其他方式形成绝缘层53。
在一实施例中，在控制芯片30的背面(即控制芯片30的上侧表面)重新布线，形成重新布线层，重新布线层将两个或多个焊盘52进行互连。
在一实施例中，该多芯片堆叠封装结构包括至少两个功率芯片20；控制芯片30包括至少两个第一电极，第一电极与栅极202一一对应地电连接；引线框架10包括第一基岛11、第二基岛11、第一管脚12以及第二管脚12；其一功率芯片20焊接于第一基岛11，另一功率芯片20焊接于第二基岛11；
功率芯片20均为三极管芯片，功率芯片20的第一表面朝下，栅极202朝下；通过导电结合材料70与基岛11电连接，栅极202通过导电结合材料70与焊盘52电连接，漏极203通过导电结合材料70与金属片40电连接，金属片40通过导电结合材料70与管脚12电连接。
在本实施例的一实施方式中，如图7、10所示，不同功率芯片20的漏极203通过不同的金属片40分别引出至不同的管脚12；
在本实施例的又一实施方式中，如图4、9所示，金属片40与两个漏极203电连接，金属片40包括两个引出端41，两个引出端41分别与两个管脚12电连接，将功率芯片20之间的漏极203进行并联。
在一实施例中，该多芯片堆叠封装结构中，相连元件之间的导电连接，通过导电结合材料70实现。导电结合材料70可以为但不限于焊锡。
于本文的描述中，需要理解的是，术语“上”、“下”、“左、”“右”等方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”，仅仅用于在描述上加以区分，并没有特殊的含义。
在本说明书的描述中，参考术语“一实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以适当组合，形成本领域技术人员可以理解的其他实施方式。
以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (10)

1.一种多芯片堆叠封装结构，其特征在于，包括：
引线框架(10)；
功率芯片(20)，其设于所述引线框架(10)的上方；所述功率芯片(20)包括源极(201)、栅极(202)以及漏极(203)；所述源极(201)以及所述漏极(203)分别与所述引线框架(10)电连接；
控制芯片(30)，其设于所述功率芯片(20)的下方；所述控制芯片(30)包括第一电极以及第二电极；所述第一电极与所述栅极(202)电连接；
导电柱(60)，其设于所述控制芯片(30)的下方；所述导电柱(60)与所述第二电极电连接；
封装体(90)，其包封所述引线框架(10)、所述功率芯片(20)、所述控制芯片(30)以及所述导电柱(60)；所述引线框架(10)以及所述导电柱(60)的一部分由所述封装体(90)露出。
2.根据权利要求1所述的多芯片堆叠封装结构，其特征在于，还包括金属片(40)；所述引线框架(10)包括基岛(11)以及管脚(12)；
所述功率芯片(20)包括相对的第一表面以及第二表面，所述源极(201)以及所述栅极(202)由所述第一表面露出，所述漏极(203)由所述第二表面露出；所述源极(201)与所述漏极(203)中其一与所述基岛(11)电连接，另一通过所述金属片(40)与所述管脚(12)电连接。
3.根据权利要求2所述的多芯片堆叠封装结构，其特征在于，所述引线框架(10)背离所述功率芯片(20)的一侧由所述封装体(90)露出；所述金属片(40)背离所述功率芯片(20)的一侧由所述封装体(90)露出。
4.根据权利要求2所述的多芯片堆叠封装结构，其特征在于，所述功率芯片(20)被设置为所述第一表面朝下；所述源极(201)与所述基岛(11)电连接，所述漏极(203)通过所述金属片(40)与所述管脚(12)电连接。
5.根据权利要求1-4任一项所述的多芯片堆叠封装结构，其特征在于，所述第一电极形成于所述控制芯片(30)的正面，所述控制芯片(30)的正面朝下设置；所述多芯片堆叠封装结构还包括电连接件(51)，所述第一电极通过所述电连接件(51)与栅极(202)电连接。
6.根据权利要求5所述的多芯片堆叠封装结构，其特征在于，所述第二电极形成于所述控制芯片(30)的正面；所述导电柱(60)设于所述控制芯片(30)的下方，所述导电柱(60)的一端与所述第二电极电连接，另一端由所述封装体(90)的下侧表面露出。
7.根据权利要求5所述的多芯片堆叠封装结构，其特征在于，所述控制芯片(30)的内部形成使所述第一电极露出的导通孔，所述导通孔内填充导电材料以形成所述电连接件(51)；所述电连接件(51)的一端与所述第一电极电连接，另一端与所述栅极(202)电连接。
8.根据权利要求7所述的多芯片堆叠封装结构，其特征在于，还包括形成于所述控制芯片(30)的背面的焊盘(52)；所述焊盘(52)形成于所述电连接件(51)背离所述第一电极的一侧，所述电连接件(51)通过所述焊盘(52)与所述栅极(202)电连接。
9.根据权利要求8所述的多芯片堆叠封装结构，其特征在于，还包括形成于所述控制芯片(30)的背面的绝缘层(53)；所述焊盘(52)嵌于所述绝缘层(53)内并由所述绝缘层(53)的上侧表面露出。
10.根据权利要求1-4任一项所述的多芯片堆叠封装结构，其特征在于，包括两个以上所述功率芯片(20)；所述控制芯片(30)包括两个以上所述第一电极；所述第一电极与所述栅极(202)一一对应地电连接，以使两个以上所述功率芯片(20)与同一所述控制芯片(30)电连接。
CN202110723371.2A 2021-06-28 2021-06-28 一种多芯片堆叠封装结构 Pending CN115602672A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110723371.2A CN115602672A (zh) 2021-06-28 2021-06-28 一种多芯片堆叠封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110723371.2A CN115602672A (zh) 2021-06-28 2021-06-28 一种多芯片堆叠封装结构

Publications (1)

Publication Number Publication Date
CN115602672A true CN115602672A (zh) 2023-01-13

Family

ID=84840562

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110723371.2A Pending CN115602672A (zh) 2021-06-28 2021-06-28 一种多芯片堆叠封装结构

Country Status (1)

Country Link
CN (1) CN115602672A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116613110A (zh) * 2023-06-16 2023-08-18 广东气派科技有限公司 一种增强散热的盖板封装结构及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116613110A (zh) * 2023-06-16 2023-08-18 广东气派科技有限公司 一种增强散热的盖板封装结构及其制备方法
CN116613110B (zh) * 2023-06-16 2024-02-23 广东气派科技有限公司 一种增强散热的盖板封装结构制备方法及盖板封装结构

Similar Documents

Publication Publication Date Title
CN112701095B (zh) 一种功率芯片堆叠封装结构
EP3107120B1 (en) Power semiconductor module
US7291869B2 (en) Electronic module with stacked semiconductors
KR101208332B1 (ko) 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지
US7466020B2 (en) Power module
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
CN214043635U (zh) 一种智能功率模块及电力电子设备
US9214417B2 (en) Combined packaged power semiconductor device
US20220122906A1 (en) Stacked transistor chip package with source coupling
JP4491244B2 (ja) 電力半導体装置
US20080006920A1 (en) Multi-chip semiconductor connector assemblies
CN201946588U (zh) 一种功率半导体器件的封装结构
WO2022127060A1 (zh) 一种功率器件封装结构及电力电子设备
US20210225734A1 (en) Electronic module including a semiconductor package connected to a fluid heatsink
CN108122896A (zh) 一种适合高频应用的薄型功率模块
CN115602672A (zh) 一种多芯片堆叠封装结构
CN212676248U (zh) 一种双面散热的半导体堆叠封装结构
WO2022056679A1 (zh) 功率模组及其制造方法、转换器和电子设备
CN112786567A (zh) 一种半导体功率模组及半导体功率模组的封装方法
CN115602673A (zh) 一种多芯片混合封装结构
CN219832657U (zh) 一种叠层芯片的封装结构
CN206789535U (zh) 一种电力电子器件的扇出型封装结构
CN220627804U (zh) 一种dpim功率半导体h桥模块
CN218299797U (zh) 一种多芯片合封的半导体封装结构
KR20080067891A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination