CN215340744U - 一种基于SoC FPGA芯片的高速数据采集及处理系统 - Google Patents

Abstract

本实用新型涉及一种基于SoC FPGA芯片的高速数据采集及处理系统，系统中的SocFPGA芯片集成FPGA逻辑和ARM处理器，利用芯片本身的高性能、高集成、内部高速总线的优势，最终解决了高速模拟信号采集应用中数据传输带宽较低的问题，提高了通信数据吞吐率，减小了印制板布线面积、节省了成本。

Description

一种基于SoC FPGA芯片的高速数据采集及处理系统

技术领域

本实用新型属于数据采集分析领域，特别涉及一种基于SoC FPGA芯片的高速数据采集及处理系统。

背景技术

目前高速数据采集与处理系统在机器人、人工智能、超声检测、武器装备光电采集等领域有着广泛的应用，然而由于高速数据采集与处理系统需要解决高速应用、高速缓存、大数据存储、高速数据处理及数据通信的问题，因此使用ARM平台、DSP平台或FPGA平台很难完成此项需求。在传统的芯片架构中，处理器、DSP、FPGA往往都各自独立工作。

在嵌入式平台上，采用高速A/D转换器及DDR存储搭建高速数据采集与处理系统时对处理器有较高的要求：一是速度上要满足A/D转换器的采样速率，但是在100Msps 的采样速度下，往往只有FPGA或高端的DSP才能满足速度要求；二是对于DDR的控制比较复杂，对于大部分处理器而言将耗去很多的内部资源；三是对于海量的数据处理，需要处理器拥有强大的数据处理能力。

为解决高速采样、数据存储、高速处理、高速传输的问题，现有技术多采用 FPGA+ARM或FPGA+DSP的方案设计。这样的设计方案可以结合FPGA的高速采集、逻辑处理的优势和ARM或DSP的高速数据处理的优势，完成高速数据采集与处理的功能。该方案采用板级集成的方式，即在一块电路板上设计复杂的电路，将电路通过PCB板走线连接在一起。此种方式设计的系统不仅设计成本高，而且受限于PCB走线和I/O 引脚性能的影响，无法实现高带宽的数据通信；而且在这种方案中，需要在ARM/DSP 芯片和FPGA芯片之间设计一个合理的高速数据传输通道，以便于FPGA采集到的高速数据可以实时的与ARM/DSP处理端进行实时交互。这种设计方案设计需要设计复杂的通信总线，将耗费大量的ARM/DSP和FPGA芯片的资源，很难达到小型化的要求。

发明内容

本实用新型解决的技术问题是：为了解决高速数据采集、高速数据处理和小型化之间的矛盾，同时解决高速数据采集时出现的传输带宽瓶颈的问题，并在高速缓存、大数据存储、高速数据传输和处理方面进行改进，以保证高速数据采集和处理的时间缩短，数据不丢失，本实用新型设计一种基于SoC FPGA芯片的高速数据采集及处理系统。

本实用新型的技术方案是：一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，包括SoC FPGA处理芯片、DDR3内存、NAND flash存储器、高速ADC采集芯片、DAC转换芯片、LCD显示屏、矩阵键盘电路和光耦/单端TTL；

所述高速ADC采集芯片连接SoC FPGA处理芯片的FPGA的I/O管脚上，高速ADC采集芯片模拟采集部分连接外部模拟信号，数字部分连接至FPGA端的I/O上，完成对模拟信号的采集功能；

所述DAC转换芯片连接SoC FPGA处理芯片的FPGA的I/O管脚上，通过HPS端模拟输出电压，供外部模拟采样电路不同的模式下工作；

所述LCD显示屏连接SoC FPGA处理芯片的FPGA的I/O管脚上，通过管脚映射方式，驱动显示，作为人机交设的显示界面；

所述DDR3内存连接SoC FPGA处理芯片的HPS端的内存控制器接口，作为系统运行内存；

所述EMMC/TF模块连接在SoC FPGA处理芯片的HPS端的EMMC控制接口，用于存储数据；

所述USB模块、LAN模块、CAN模块和UART模块分别连接在SoC FPGA处理芯片的 HPS端的USB控制接口、LAN PHY接口、CAN控制器接口和UART控制器接口，完成USB、LAN、CAN和UART外设接口的数据通信功能；

所述键盘阵列连接在SoC FPGA处理芯片的HPS端的通用I/O接口上，通过行列矩阵扫描方式完成采集和数据上报功能。

本实用新型进一步的技术方案是：所述Soc FPGA选用Altera公司的Cyclone V 系列5CSEBA2U23I7芯片。

本实用新型进一步的技术方案是：所述DDR3芯片选用紫光的SCB15H512160AF型号芯片。

本实用新型进一步的技术方案是：所述高速ADC采集芯片选用CBM94AD67-200型号芯片。

本实用新型进一步的技术方案是：所述DAC转换芯片选用CBM53D24AQF型号芯片。

本实用新型进一步的技术方案是：所述按键矩阵由多个点触按键组成4×4矩阵排列，分为输入和输出2组信号连接至HPS端。

本实用新型进一步的技术方案是：所述HPS端到FPGA端，使用H2F_LW_AXI_Master内部总线将参数由ARM端传递给FPGA端；FPGA端到HPS端，使用F2H_AXI_Slave内部总线将数据又FPGA端传递给ARM端。

本实用新型进一步的技术方案是：所述HPS端和FPGA端共享一块存储单元，通过DMA方式进行数据交互。

发明效果

本实用新型的技术效果在于：本系统克服了传统多片处理器相互传递数据带宽的瓶颈。本系统中的Soc FPGA芯片芯片集成FPGA逻辑和ARM处理器，利用芯片本身的高性能、高集成、内部高速总线的优势，最终解决了高速模拟信号采集应用中数据传输带宽较低的问题，提高通信数据吞吐率，以及减小印制板布线面积、节省成本方面具有较好的应用场景。本发明需要解决高速数据采集、高速数据处理和小型化之间的矛盾需求，及实现了99％单元级国产化替代的要求。

具体来说，本实用新型和现有技术相比的创新之处为：现有技术多采用ARM+FPGA来实现，FPGA负责完成诸如I/O逻辑控制、ADC高速采集后，通过外部总线进行数据传输至ARM端，后ARM端进行存储、数据处理、数据融合后，调用液晶屏显示驱动、网络驱动完成数据的显示和通信。本发明采用SoC FPGA后，逻辑上还是ARM+FPGA的处理思路，采用内部高速总线，大大加速了数据的双向传递，在此基础上，通过使用SoC FPGA 芯片的管脚映射功能，将液晶屏显示部分的管脚应设置FPGA的I/O接口上，HPS端(ARM 端)处理数据完成后，仅需要将数据通过高速总线传递至FPGA侧，由FPGA侧映射功能完成实时图像的显示和刷新；其次，网络通信数据通过HPS侧的协议解析后，可直接通过内部高速总线传递至FPGA侧，无需HPS侧建立数据缓存和传输处理。

附图说明

图1为基于SoC FPGA高速采集处理系统电路框图

图2为SoC FPGA HPS和FPGA端高速总线框图

具体实施方式

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

参见图1-图2，在传统的芯片架构中，处理器、DSP、FPGA往往都各自独立、互不相干。当一个系统需要用到处理器、DSP、FPGA中的多个元件时，采用板级集成的方式，在一块电路板上设计复杂的电路，将它们通过PCB板走线连接在一起。以此种方式设计的系统不仅设计生产成本高，而且受限于PCB走线和I/O引脚性能的影响，无法实现高带宽的数据通信。

随着信息技术的高速发展，单芯SoC芯片(System on Chip)的出现，解决了上述需求。Altera公司(被Intel收购)推出SoC FPGA系列、Xilinx公司推出ZYNQ系列都是此类芯片。

集成处理器和FPGA器件具有划时代的意义，ARM和FPGA的优势共存一体，即ARM 的顺序控制、丰富外设、开源驱动，与FPGA的并行运算、高速接口、灵活定制相得益彰，再加上其内部多条高速桥接总线，使其数据交互链路畅通无阻。

目前，各行各业正趋向于通过资源整合和并购方式来获得更强、更稳固的竞争力，芯片架构亦是如此。为解决高速数据采集、处理、传输的需求，各大传统的FPGA厂家都推出了带有嵌入式硬核处理器的SoC FPGA。如Intel FPGA部门基于不同应用推出的带有Cortex-A9、Cortex-A53、至强CPU等一系列SoC FPGA器件，以及Xilinx推出的带有Cortex-A9、CortexA53处理器ZYNQ系列FPGA。无论Intel公司的SoC FPGA 器件，还是Xilinx公司的ZYNQ器件，其基本架构都是在同一个硅片上集成FPGA和 ARM/CPU处理器，并通过高速、高带宽的互联架构连接起来。SoC FPGA器件具有划时代的意义。这样ARM和FPGA的优势共存一体，即ARM的顺序控制、丰富外设、开源驱动，与FPGA的并行运算、高速接口、灵活定制相得益彰。在加上其内部具有多条高速桥接总线，使其数据交互链路畅通无阻。

现有与本发明相近的设计方案多采用Xilinx公司的ZYNQ系列FPGA完成。对比SoCFPGA和ZYNQ FPGA可以发现，Xilinx公司的ZYNQ系列芯片，仅支持ARM先启动，然后FPGA启动的方式；而Intel公司的SoC FPGA，ARM和FPGA均可独立启动，互不干涉，甚至可以一方不上电，另一方也能正常工作。SoC FPGA芯片针对ZYNQ芯片的这种优势，给单独调试带来很大的好处，支持单独调试ARM端功能和FPGA端功能，在单独调试完成后，将两端功能整合起来调试，降低设计和调试难度。

针对本发明的需求，可选用的方案为Xilinx的ZYNQ系列和Intel的SoC FPGA系列。ZYNQ使用的是Vivado集成编译环境，SoC FPGA使用的是Quartus编译环境。相比较而言，在编译速度、仿真速度、软件集成度等方面，SoC FPGA具有一定的优势。再者， SoC FPGA由于采用Intel成熟的CPU设计和加工技术，具有功耗控制、发热量控制的优势。其次，Xilinx作为传统FPGA的设计生产厂商，ZYNQ系列偏重于FPGA逻辑门的实现，对ARM顺序执行架构的集成和生态环境的建设均存在不足，而Intel从建立之初至今，发展方向一直放在传统X86架构(复杂指令集架构)CPU上(ARM数据精简指令集架构)，收购Altera公司后，将其处理器架构的优势与Altera的FPGA相结合，在性能、功耗、软件生态等方面具备一定的优势。本发明需要实现高速采集、处理、显示和数据传输的功能，在ARM端设计的比重较大，综合考虑，采用Intel公司的SoC FPGA芯片。

本实用新型解决的技术方案是：一种基于SoC FPGA芯片的高速采集设备，主要由SoC FPGA处理芯片、DDR3内存、NAND flash存储器、高速ADC采集芯片、DAC转换芯片、5.7吋LCD显示屏、矩阵键盘电路和若干外设转换芯片等部分组成。图1中DDR3 内存、EMMC/TF模块、USB模块、LAN模块、CAN模块、UART模块、键盘阵列模块连接至SoC FPGA芯片的HPS端，HPS全称为Hard processor system即硬件处理系统，此硬件处理系统基于Cortex-A9 ARM处理器构建，DDR3内存作为ARM处理器的存储交换单元，作为系统加载运行、数据搬移和处理的桥梁，完成通用ARM处理器的计算和处理功能；USB模块、LAN模块、CAN模块、UART模块挂载在HPS(ARM处理器)相关外设接口上，加载Linux下的相应驱动程序，完成USB、LAN、CAN、UART等外设接口的数据通信功能；键盘阵列挂载在HPS(ARM处理器)的通用GPIO接口上，通过行列矩阵扫描方式完成采集和数据上报功能。

本实用新型进一步的技术方案是：5.7吋LCD显示屏连接至SoC FPGA的逻辑端引脚(FPGA端)，映射至ARM系统内存中，调用运行在ARM端(HPS端)的Linux系统的显示器驱动程序完成显示功能。LCD显示屏部分作为人机交互的外设，完成菜单显示、参数设置、实时结果显示的功能。

DDR3内存挂载在HPS端，构成系统的运行内存，用于Linux操作系统的各项操作。

NAND flash存储器连接至SoC FPGA的HPS端，构成系统的存储空间，用于Linux 操作系统的加载、数据文件的存储。

矩阵键盘采集电路连接至SoC FPGA的HPS端，ARM处理器通过查询扫描方式确定是否有按键被按下及按下按键的标识，通过内部低速总线H2F_LW_AXI_Master发送至 FPGA端，FPGA提取按键信息，通过SPI总线设置DAC的参数，并通过显示屏显示当前设置的参数值。

ADC芯片挂载在FPGA端，ADC模拟采集部分连接外部模拟信号，数字部分连接至FPGA 端的I/O上，完成对模拟信号的采集功能。

所述ADC采集电路实用3片14位精度ADC芯片完成采集任务，通过FPGA的逻辑处理先将3路数据(42位数据)暂存至FPGA内部FIFO中，然后FPGA逻辑通过压缩、提取、滤波等算法将数据转换为32位数据，再通过内部高速总线F2H_AXI_Slave发送至HPS端，HPS端在经过排序、抽点等算法完成一帧显示数据的构建，最终将显示数据发送至LCD屏，将结果显示在显示屏上。

所述Soc FPGA芯片作为整个链路的核心，完成ADC数据采集、参数设置、显示屏控制、数据处理显示、按键采集等功能，本实用新型发明以Soc FPGA芯片为核心处理芯片，配合多种芯片辅助处理，完成新型采集系统的设计。

本发明对常见的方案进行优化设计，解决了不同处理芯片高速传输带宽较低的问题。其方案如下：

Soc FPGA选用Altera公司的Cyclone V系列5CSEBA2U23I7芯片，该器件具有25000个FPGA逻辑单元(LE)；175KB嵌入式RAM存储器；4个数字锁相环PLL；双核基于 Cortex-A9硬核处理器系统(HPS)，运行主频为800MHz；包含DDR3控制器、千兆以太网MAC控制器、NANDflash控制器、SD/MMC控制器、SPI主从机控制器、USB控制器、 UART控制器、I²C控制器、UART控制器等外设控制器。HPS全称为Hard processor system 即硬件处理系统，此硬件处理系统基于Cortex-A9 ARM处理器构建，DDR3内存作为ARM 处理器的存储交换单元，作为系统加载运行、数据搬移和处理的桥梁，完成通用ARM 处理器的计算和处理功能。

DDR3芯片选用紫光的SCB15H512160AF，两片16×32Mbit DDR3芯片，共512MB的内存模组，DDR3内存芯片由HPS端的DDR3控制器直接控制，无需FPGA端操作。

NAND flash芯片选用兆易创新的GD5F4GM5UFxxG，组成4Gb的flash存储空间，用于加载Linux操作系统、存储应用程序、存储文件等，flash存储器由HPS端的NAND flash控制器直接控制，无需FPGA端操作。

高速ADC芯片选用芯佰微公司的CBM94AD67-200芯片，该芯片具有200Msps的采样率，可以3.3V/1.8V单电源供电，16位精度的高速模拟数字转换器。ADC芯片模拟部分连接外部采集的模拟电压信号，转换成数字信号后，连接至FPGA端的IO上，由FPGA 进行数据采集、缓存、处理、发送等操作。

DAC芯片选用芯佰微公司的CBM53D24AQF芯片，该芯片具有低功耗、2.5V至5.5V 供电、2路模拟输出、12位精度、建立时间为10us、可以轨对轨直接输出等特点，通过HPS端SPI总线配置模拟输出电压，供外部模拟采样电路工作在不同的模式下。

LCD触摸显示屏选用沐泽的LPM101UAN11型10.1吋LCD显示屏，此款屏基于colorTFT-LCD CMOS模组，具有分辨率为1920×1200、具有262k颜色深度、亮度为1000 流明、±80°的可视角度格式等特点，广泛用于小型化工业、军工设备中。LCD的TTL 输入信号连接至FPGA的I/O管脚上，通过映射功能映射至ARM系统内存中，调用运行在ARM端(HPS端)的Linux系统的显示器驱动程序完成显示功能。LCD显示屏部分作为人机交互的外设，完成菜单显示、参数设置、实时结果显示的功能。

按键矩阵由多个点触按键组成4×4矩阵排列，分为输入和输出2组信号连接至HPS端，通过HPS端应用程序中的矩阵扫描算法采集按键是否按下等状态。矩阵按键配合 LCD显示功能，完成人机交互、参数设置、菜单选项等功能。

外设芯片采用国产化芯片进行设计，主要由USB HUB芯片FE2.1、千兆网交换芯片SF6524、CAN总线驱动器JPCA82C250、串行驱动器CBM3245EEAI、CBM487EESE等组成，完成USB、LAN、CAN、RS232/RS422/RS485等外设的通信功能。

系统加电运行后，首先由HPS端加载Linux操作系统，加载完系统后将FPGA的程序写入FPGA的RAM中，接着自动运行加载Qt桌面程序，等待人机交互的输入。键盘阵列程序检测到有按键按下后，判断按键设置的功能、选项、参数等信息存储在flash 中，同时将参数通过内部总线H2F_LW_AXI_Master发送至FPGA端，FPGA根据参数设置，产生不同频率的发射脉冲信号、重复频率信号等输出，同时根据滤波等级、抽点因子等参数设置内部寄存器。FPGA产生发射脉冲及重复频率后，驱动模拟电路进行数据采集工作；FPGA端先将采集的数据通过内部FIFO进行缓冲处理，调用FPGA的提取算法、滤波算法、压缩算法等逻辑，将3路共42位数据转换为32位数据，通过 F2H_AXI_Slave总线发送至HPS端；HPS端再进行二次数据处理，最终将处理后的数据通过LCD显示屏显示出来，如果在参数选择中选择网络传输使能，则同时将处理后的数据通过千兆以太网接口发送至指定计算机的千兆以太网接口，在指定计算机上通过相应的应用程序显示处理。

HPS端到FPGA端，使用H2F_LW_AXI_Master内部总线将参数由ARM端传递给FPGA端。

FPGA端到HPS端，使用F2H_AXI_Slave内部总线将数据又FPGA端传递给ARM端。

HPS端和FPGA端共享一块存储单元，通过DMA方式进行数据交互。

信号传递：

系统开机后，进入Linux操作系统，系统自动加载Qt可执行程序显示界面，按下菜单键调出系统菜单，设置DAC输出参数、发射脉冲频率、发射脉冲宽度、重复频率、滤波等级、抽点因子等参数后，HPS端将设置的参数保存为文件存储在flash中，设置Qt 程序中C程序算法中的输入参数，同时将参数通过内部总线H2F_LW_AXI_Master发送至 FPGA端，FPGA根据参数设置，产生不同频率的发射脉冲信号、重复频率信号等输出，同时根据滤波等级、抽点因子等参数设置内部寄存器。FPGA产生发射脉冲及重复频率后，外部模拟电路开始工作，此时打开ADC芯片的使能信号，开始采集ADC的数据，先将ADC的数据缓存至FPGA的内部FIFO中，再调用FPGA端的提取算法、滤波算法、压缩算法等逻辑，将3路共42位数据转换为32位数据，通过F2H_AXI_Slave总线发送至HPS端， HPS端的Qt应用程序中再通过排序、抽点算法得到需要显示的最终数据，调用Linux驱动层将显示结果发送至LCD显示屏上显示出来。LCD显示屏连接在FPGA的IO管脚上，通过FPGA内部RAM与HPS端共享内存，HPS端计算显示内容后，数据存放在RAM中，由FPGA 调用显示。

同时，显示数据可通过千兆以太网接口，使用UDP协议，将数据送往指定的地址，在通用计算机上通过相应的应用程序显示出来。

本实用新型充分利用嵌入式Linux操作系统内嵌大量驱动程序的优势，包括显示、SPI、UART、I²C、CAN等驱动程序，通过修改设备树、设备节点等信息完成上述功能的驱动部分，再通过编写DMA、H2F_LW_AXI_Master、F2H_AXI_Slave等设备驱动，完成总线传输部分的驱动。

在Linux操作系统下，采用Qt编程工具+qwt控件，编写LCD显示屏的应用界面程序，采用多线程技术，结合查询方式和中断方式进行数据的采集和处理；采用时间驱动机制及现有的生产者-消费者模型对缓冲区进行管理，保证整个链路数据的完整性和实时性。

Claims (8)

1.一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，包括SoC FPGA处理芯片、DDR3内存、NAND flash存储器、高速ADC采集芯片、DAC转换芯片、LCD显示屏、矩阵键盘电路和光耦/单端TTL、USB模块EMMC/TF模块和键盘阵列；

所述高速ADC采集芯片连接SoC FPGA处理芯片的FPGA的I/O管脚上，高速ADC采集芯片模拟采集部分连接外部模拟信号，数字部分连接至FPGA的I/O管脚上，完成对模拟信号的采集功能；

所述DAC转换芯片连接SoC FPGA处理芯片的FPGA的I/O管脚上，通过HPS端模拟输出电压，供外部模拟采样电路不同的模式下工作；

所述LCD显示屏连接SoC FPGA处理芯片的FPGA的I/O管脚上，通过管脚映射方式，驱动显示，作为人机交设的显示界面；

所述DDR3内存连接SoC FPGA处理芯片的HPS端的内存控制器接口，作为系统运行内存；

所述EMMC/TF模块连接在SoC FPGA处理芯片的HPS端的EMMC控制接口，用于存储数据；

所述USB模块、LAN模块、CAN模块和UART模块分别连接在SoC FPGA处理芯片的HPS端的USB控制接口、LAN PHY接口、CAN控制器接口和UART控制器接口，完成USB、LAN、CAN和UART外设接口的数据通信功能；

所述键盘阵列连接在SoC FPGA处理芯片的HPS端的通用I/O接口上，通过行列矩阵扫描方式完成采集和数据上报功能。

2.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述Soc FPGA选用Altera公司的Cyclone V系列5CSEBA2U23I7芯片。

3.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述DDR3芯片选用紫光的SCB15H512160AF型号芯片。

4.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述高速ADC采集芯片选用CBM94AD67-200型号芯片。

5.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述DAC转换芯片选用CBM53D24AQF型号芯片。

6.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述键盘阵列的按键矩阵由多个点触按键组成4×4矩阵排列，分为输入和输出2组信号连接至HPS端。

7.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述HPS端到FPGA端，使用H2F_LW_AXI_Master内部总线将参数由ARM端传递给FPGA端；FPGA端到HPS端，使用F2H_AXI_Slave内部总线将数据又FPGA端传递给ARM端。

8.如权利要求1所述的一种基于SoC FPGA芯片的高速数据采集及处理系统，其特征在于，所述HPS端和FPGA端共享一块存储单元，通过DMA方式进行数据交互。

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