CN215300602U - 一种多路非交叠时钟信号产生电路 - Google Patents

Abstract

本实用新型公开了一种多路非交叠时钟信号产生电路，涉及数模混合开关电容技术领域，解决了现有延时设计在产生三路或以上的非交叠信号时，存在设计较为复杂，匹配要求高等的技术问题。本实用新型包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路，第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk。本实用新型能够以最小的代价产生具有严格意义上的多路非交叠时钟电路，电路设计简单，功耗小，而且能有效节约电路板的面积。

Description

一种多路非交叠时钟信号产生电路

技术领域

本实用新型涉及数模混合开关电容技术领域，尤其涉及一种多路非交叠时钟信号产生电路。

背景技术

目前的集成电路中，如何将时钟信号分成多个分支给到模块使用是一个值得考虑的问题，而这些信号一般都会有所谓的非交叠时序处理。所谓非交叠时钟就是两信号不交叠，一个信号完全起来过后另一个信号才开始变化建立。而常规的非交叠时钟电路往往只能进行两路的非交叠，如附图1所示，若时钟输入信号clk为低电平，则与非门N1的输入为低电平，与非门N2的输入为高电平，此时与非门N1输出低电平，与非门N2的输出则需要根据反相器inv4的输出确定。此时与非门N1输出高电平，反相器inv4输出高电平，ph1输出低电平。则与非门N2两输入端都为高电平，与非门N2输出为低电平，ph2输出为高电平。从而产生非交叠输出信号ph1，ph2，此时时钟信号clk为低电平输入时，输出ph2是根据输出ph1的建立完成后才开始建立，从而构成了严格的非交叠时序。

常规的非交叠时钟产生电路往往只能产生两路非交叠，时序图如附图2所示，这导致在某些需要多路非交叠时钟的应用中无法使用，比如电荷放大器、模数转换器等开关电容的应用中，它需要一个严格意义上的多路非交叠信号去控制一些开关的时序逻辑，并且要求在所有process corner(工艺角)、温度、电源电压的变化下非交叠依然存在，那么此时就不能只使用简单的delay(延迟)产生多路非交叠时钟给这些应用作为输入使用，因为delay很可能随着这些因素发生变化，从而导致信号的非交叠失效，开关打开的顺序错乱，甚至电路系统不能正常工作。

常规的非交叠时钟电路只能产生两路非交叠信号。若想产生三路或以上的非交叠信号，则只能通过改变信号之间的延时来构建非交叠，设计较为复杂，并且匹配要求高，这样既浪费面积，也浪费功耗，关键是这样构成的多路非交叠信号受工艺、温度、电源电压变化较大，可能在某种corner下信号之间会相互交叠，导致后续的开关电容电路出现严重的问题。

实用新型内容

本实用新型的目的在于提供一种多路非交叠时钟信号产生电路，以解决现有常规的非交叠时钟电路在产生三路或以上的非交叠信号时，存在设计较为复杂，并且匹配要求高，甚至导致后续的开关电容电路出现严重的技术问题。本实用新型提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。

为实现上述目的，本实用新型提供了以下技术方案：

本实用新型提供的一种多路非交叠时钟信号产生电路，用于产生多路非交叠时钟信号，包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路；所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk；所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均包括至少一个逻辑门、多个反相器，所述逻辑门、反相器之间相互串联。

优选的，所述逻辑门为与非门，或为或非门。

优选的，所述第一逻辑门电路包括第一逻辑门N1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6以及第七反相器inv7；所述第一反相器inv1的输入端连接所述时钟输入信号clk，其输出端连接所述第二反相器inv2的输入端；所述第一逻辑门N1的第一输入端连接所述第二反相器inv2的输出端，其输出端连接所述第三反相器inv3的输入端；所述第三反相器inv3的输出端与所述第四反相器inv4的输入端、所述第四反相器inv4的输出端与所述第五反相器inv5的输入端、所述第五反相器inv5的输出端与所述第六反相器inv6的输入端、所述第六反相器inv6的输出端与所述第七反相器inv7的输入端依次连接；所述第七反相器inv7的输出端为第一逻辑门电路的输出端ph1。

优选的，所述第二逻辑门电路包括第二逻辑门N2、第三逻辑门N3、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11以及第十二反相器inv12；所述第二逻辑门N2的第一输入端连接在所述第六反相器inv6的输出端与所述第七反相器inv7的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第三逻辑门N3的第一输入端；所述第三逻辑门N3的输出端连接所述第八反相器inv8的输入端；所述第八反相器inv8的输出端与所述第九反相器inv9的输入端、所述第九反相器inv9的输出端与所述第十反相器inv10的输入端、所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端、所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端依次连接；第十二反相器inv12的输出端为所述第二逻辑门电路的输出端ph2；所述第一逻辑门N1的第二输入端连接在所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端之间。

优选的，所述第三逻辑门电路包括第四逻辑门N4、第五逻辑门N5、第十三反相器inv13、第十四反相器inv14、第十五反相器inv15、第十六反相器inv16以及第十七反相器inv17；所述第四逻辑门N4的第一输入端连接在所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第五逻辑门N5的第一输入端；所述第五逻辑门N5的输出端连接所述第十三反相器inv13的输入端；所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端、所述第十四反相器inv14的输出端与所述第十五反相器inv15的输入端、所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端、所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端依次连接；所述第十七反相器inv17的输出端为所述第三逻辑门电路的输出端ph3；所述第三逻辑门N3的第二输入端连接在所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端之间。

优选的，所述第四逻辑门电路包括第六逻辑门N6、第七逻辑门N7、第十八反相器inv18、第十九反相器inv19、第二十反相器inv20、第二十一反相器inv21以及第二十二反相器inv22；所述第六逻辑门N6的第一输入端连接在所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第七逻辑门N7的第一输入端；所述第七逻辑门N7的输出端连接所述第十八反相器inv18的输入端；所述第十八反相器inv18的输出端与所述第十九反相器inv19的输入端、所述第十九反相器inv19的输出端与所述第二十反相器inv20的输入端、所述第二十反相器inv20的输出端与所述第二十一反相器inv21的输入端、所述第二十一反相器inv21的输出端与所述第二十二反相器inv22的输入端依次连接；所述第二十二反相器inv22的输出端为所述第四逻辑门电路的输出端ph4；所述第五逻辑门N5的第二输入端连接在所述第二十反相器inv20的输出端与所述第二十一反相器inv21的输入端之间。

优选的，所述第五逻辑门电路包括第八逻辑门N8、第二十三反相器inv23、第二十四反相器inv24、第二十五反相器inv25以及第二十六反相器inv26；所述第八逻辑门N8的第一输入端连接在所述第二十一反相器inv21的输出端与所述第二十二反相器inv22的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第二十三反相器inv23的输入端；所述第二十三反相器inv23的输出端与所述第二十四反相器inv24的输入端、所述第二十四反相器inv24的输出端与所述第二十五反相器inv25的输入端、所述第二十五反相器inv25的输出端与所述第二十六反相器inv26的输入端依次连接；所述第二十六反相器inv26的输出端为所述第五逻辑门电路的输出端ph5；所述第七逻辑门N7的第二输入端连接所述第二十六反相器inv26的输出端。

优选的，所述多路非交叠时钟信号产生电路还包括用于时钟延时的第一电容C1、第二电容C2、第三电容C3、第四电容C4以及第五电容C5；所述第一电容C1一极板连接在所述第三反相器inv3的输出端与所述第四反相器inv4的输入端之间，其另一极板接地；所述第二电容C2一极板连接在所述第八反相器inv8的输出端与所述第九反相器inv9的输入端之间，其另一极板接地；所述第三电容C3一极板连接在所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端之间，其另一极板接地；所述第四电容C4一极板连接在所述第十八反相器inv18的输出端与所述第十九反相器inv19的输入端之间，其另一极板接地；所述第五电容C5一极板连接在所述第二十三反相器inv23的输出端与所述第二十四反相器inv24的输入端之间，其另一极板接地。

优选的，所述多路非交叠时钟信号产生电路还包括多个用于时钟延时的延时模块；所述第一逻辑门N1与所述第三反相器inv3之间串联至少一个所述延时模块；所述第三逻辑门N3与所述第八反相器inv8之间串联至少一个所述延时模块；所述第五逻辑门N5与所述第十三反相器inv13之间串联至少一个所述延时模块；所述第七逻辑门N7与所述第十八反相器inv18之间串联至少一个所述延时模块；所述第八逻辑门N8与所述第二十三反相器inv23之间串联至少一个所述延时模块。

优选的，所述延时模块为传输门与电容的串联、偶数级反相器与偶数级反相器的串联或偶数级反相器与电容的串联。

实施本实用新型上述技术方案中的一个技术方案，具有如下优点或有益效果：

本实用新型采用最简单的反相器、与非门、或非门等来提供一种能够产生多路非交叠时钟的电路，有效解决了现有技术采用延时来构建多路非交叠时钟信号存在的设计较为复杂，并且匹配要求高，导致电路板面积的浪费，也浪费功耗等的技术问题。因此，本多路非交叠时钟电路能够以最小的代价产生具有严格意义上的多路非交叠时钟电路，电路设计简单，功耗小，而且能有效节约电路板的面积。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：

图1是本实用新型的常规二路非交叠时钟信号产生电路的电路图；

图2是本实用新型的常规二路非交叠时钟信号产生电路的时序图；

图3是本实用新型实施例的一种多路非交叠时钟信号产生电路中逻辑门为与非门的电路图；

图4是本实用新型实施例的一种多路非交叠时钟信号产生电路中逻辑门为或非门的电路图；

图5是本实用新型实施例的一种多路非交叠时钟信号产生电路中逻辑门为与非门的非交叠时钟时信号的时序图；

图6是本实用新型实施例的一种在时钟信号支路中添加电容的电路图（多路非交叠时钟信号产生电路中逻辑门为与非门）；

图7是本实用新型实施例的一种在时钟信号支路中添加延时模块的电路图（多路非交叠时钟信号产生电路中逻辑门为与非门）。

图中：1、第一逻辑门电路；2、第二逻辑门电路；3、第三逻辑门电路；4、第四逻辑门电路；5、第五逻辑门电路。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本实用新型可能采用的各种示例性实施例。除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本实用新型公开的一些方面相一致的流程、方法和装置等的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本实用新型的范围和实质。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”等指示的是基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的元件必须具有的特定的方位、以特定的方位构造和操作。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。术语“多个”的含义是两个或两个以上。术语“相连”、“连接”应做广义理解，例如，可以是固定连接、可拆卸连接、一体连接、机械连接、电连接、通信连接、直接相连、通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

为了说明本实用新型所述的技术方案，下面通过具体实施例来进行说明，仅示出了与本实用新型实施例相关的部分。

如图3-4所示，本实用新型提供了一种多路非交叠时钟信号产生电路，用于产生多路非交叠时钟信号，包括第一逻辑门电路1、第二逻辑门电路2、第三逻辑门电路3、第四逻辑门电路4以及第五逻辑门电路5。具体地，第一逻辑门电路1、第二逻辑门电路2、第三逻辑门电路3、第四逻辑门电路4以及第五逻辑门电路5均通过第一反相器inv1的输出连接一时钟输入信号clk，第一逻辑门电路1、第二逻辑门电路2、第三逻辑门电路3、第四逻辑门电路4以及第五逻辑门电路5均包括至少一个逻辑门、多个反相器，逻辑门、反相器之间相互串联。众所周知，常规的非交叠时钟产生电路往往只能产生两路非交叠时钟信号，若想产生五路或以上的非交叠信号，则只能通过改变信号之间的延时来构建非交叠，而本实用新型的目的在于采用最简单的反相器、与非门、或非门等来提供一种能够产生多路非交叠时钟的电路，将此多路非交叠时钟信号给予到后续电路使用，如电荷放大器、模数转换器、电荷泵等一系列开关电容。通过本实用新型的电路能够以最小的代价来产生具有严格意义上的五路及以上的非交叠时钟电路，进而简化了设计、节约了电路板的面积与功耗，保证了上述后续电路的正常使用。

在本实施例中，逻辑门为与非门，或为或非门。进一步地，第一逻辑门电路1包括第一逻辑门N1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6以及第七反相器inv7。具体地，第一反相器inv1的输入端连接上述时钟输入信号clk，其输出端连接第二反相器inv2的输入端；第一逻辑门N1的第一输入端in1连接第二反相器inv2的输出端，其输出端out连接第三反相器inv3的输入端；第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6以及第七反相器inv7依次串联。即，第三反相器inv3的输出端与第四反相器inv4的输入端、第四反相器inv4的输出端与第五反相器inv5的输入端、第五反相器inv5的输出端与第六反相器inv6的输入端、第六反相器inv6的输出端与相器inv7的输入端依次连接，第七反相器inv7的输出端为第一逻辑门电路1的输出端ph1。

进一步地，第二逻辑门电路2包括第二逻辑门N2、第三逻辑门N3、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11以及第十二反相器inv12。具体地，第二逻辑门N2的第一输入端in1连接在第六反相器inv6的输出端与第七反相器inv7的输入端之间，其第二输入端in2连接第一反相器inv1的输出端，其输出端out连接第三逻辑门N3的第一输入端in1；第三逻辑门N3的输出端out连接第八反相器inv8的输入端；第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11以及第十二反相器inv12依次串联。即，第八反相器inv8的输出端与第九反相器inv9的输入端、第九反相器inv9的输出端与第十反相器inv10的输入端、第十反相器inv10的输出端与第十一反相器inv11的输入端、第十一反相器inv11的输出端与第十二反相器inv12的输入端依次连接，第十二反相器inv12的输出端为第二逻辑门电路2的输出端ph2；第一逻辑门N1的第二输入端in2连接在第十反相器inv10的输出端与第十一反相器inv11的输入端之间。

进一步地，第三逻辑门电路3包括第四逻辑门N4、第五逻辑门N5、第十三反相器inv13、第十四反相器inv14、第十五反相器inv15、第十六反相器inv16以及第十七反相器inv17。具体地，第四逻辑门N4的第一输入端in1连接在第十一反相器inv11的输出端与第十二反相器inv12的输入端之间，其第二输入端in2连接第一反相器inv1的输出端，其输出端out连接第五逻辑门N5的第一输入端in1，第五逻辑门N5的输出端out连接第十三反相器inv13的输入端；第十三反相器inv13、第十四反相器inv14、第十五反相器inv15、第十六反相器inv16以及第十七反相器inv17依次串联。即，第十三反相器inv13的输出端与第十四反相器inv14的输入端、第十四反相器inv14的输出端与第十五反相器inv15的输入端、第十五反相器inv15的输出端与第十六反相器inv16的输入端、第十六反相器inv16的输出端与第十七反相器inv17的输入端依次连接，第十七反相器inv17的输出端为第三逻辑门电路3的输出端ph3；第三逻辑门N3的第二输入端in2连接在第十五反相器inv15的输出端与第十六反相器inv16的输入端之间。

进一步地，第四逻辑门电路4包括第六逻辑门N6、第七逻辑门N7、第十八反相器inv18、第十九反相器inv19、第二十反相器inv20、第二十一反相器inv21以及第二十二反相器inv22。具体地，第六逻辑门N6的第一输入端in1连接在第十六反相器inv16的输出端与第十七反相器inv17的输入端之间，其第二输入端in2连接第一反相器inv1的输出端，其输出端out连接第七逻辑门N7的第一输入端in1，第七逻辑门N7的输出端out连接第十八反相器inv18的输入端；第十八反相器inv18、第十九反相器inv19、第二十反相器inv20、第二十一反相器inv21以及第二十二反相器inv22依次串联。即，第十八反相器inv18的输出端与第十九反相器inv19的输入端、第十九反相器inv19的输出端与第二十反相器inv20的输入端、第二十反相器inv20的输出端与第二十一反相器inv21的输入端、第二十一反相器inv21的输出端与第二十二反相器inv22的输入端依次连接，第二十二反相器inv22的输出端为第四逻辑门电路4的输出端ph4；第五逻辑门N5的第二输入端in2连接在第二十反相器inv20的输出端与第二十一反相器inv21的输入端之间。

进一步地，第五逻辑门电路5包括第八逻辑门N8、第二十三反相器inv23、第二十四反相器inv24、第二十五反相器inv25以及第二十六反相器inv26。具体地，第八逻辑门N8的第一输入端in1连接在第二十一反相器inv21的输出端与第二十二反相器inv22的输入端之间，其第二输入端in2连接第一反相器inv1的输出端，其输出端out连接第二十三反相器inv23的输入端；第二十三反相器inv23、第二十四反相器inv24、第二十五反相器inv25以及第二十六反相器inv26依次串联。即，第二十三反相器inv23的输出端与第二十四反相器inv24的输入端、第二十四反相器inv24的输出端与第二十五反相器inv25的输入端、第二十五反相器inv25的输出端与第二十六反相器inv26的输入端依次连接，第二十六反相器inv26的输出端为第五逻辑门电路5的输出端ph5；第七逻辑门N7的第二输入端in2连接第二十六反相器inv26的输出端。

进一步如图3所示，本实施以逻辑门N1-N8均为与非门为例，来说明其具体的实施方案：第四逻辑门电路4的输出端ph4、第五逻辑门电路5的输出端ph5时钟信号的支路结构类似于常规的二路非交叠时钟，但不同的是ph4这条支路上将第一个反相器换成了与非门，这样就能通过第二十反相器inv20的输出巧妙地去构建第3个非交叠信号，第二十反相器inv20的输出端连接至第五逻辑门N5的一输入端，第五逻辑门N5的另一个输入端连接至第四逻辑门N4的输出端，保证信号的时序顺序正常，严格服从非交叠。这样依次叠加，直至第一逻辑门电路1的第一输出端ph1的信号支路，第一逻辑门电路1使用了第二反相器inv2、第一逻辑门N1，即与非门。具体来说，若时钟输入信号clk从低到高上升时，此时，时钟信号clk为高电平，第一反相器inv1输出低电平，第二反相器inv2输出高电平，第二逻辑门N2、第四逻辑门N4、第六逻辑门N6、第八逻辑门N8由于第二输入端in2的输入均为低电平，此时其输出状态已被确定为高电平。第三逻辑门N3、第五逻辑门N5、第七逻辑门N7的第一输入端in1均为高电平，其输出状态由它们的第二输入端in2确定。第八逻辑门N8输出高电平，则第五逻辑门电路5的输出端ph5输出高电平。第七逻辑门N7的第二输入端in2输入为高电平，其输出为低电平，由此，第二十反相器inv20输出为高电平，第四逻辑门电路4的输出端ph4输出高电平。第五逻辑门N5的第二输入端in2的输入状态被确定为高电平，其输出低电平，由此，第十五反相器inv15输出高电平，第三逻辑门电路3的输出端ph3输出高电平。第三逻辑门N3的第二输入端in2的输入状态被确定为高电平，其输出低电平，由此，第十反相器inv10输出高电平，第二逻辑门电路2的输出端ph2输出高电平。最后，第一逻辑门N1的第二输入端in2的输入状态被确定为高电平，第一逻辑门电路1的输出端ph1输出高电平。由此，ph5、ph4、ph3、ph2、ph1输出的时钟信号通过了严格的非交叠时序依次输出高电平。

若时钟输入信号clk从高到低下降时，此时，时钟信号为低电平，第一反相器inv1输出高电平，第二反相器inv2输出低电平，第二逻辑门N2、第四逻辑门N4、第六逻辑门N6、第八逻辑门N8由于第二输入端in2的输入信号为高电平，此时将由它们的第一输入端in1的输入决定其输出状态。第一逻辑门N1的第一输入端in1为低电平，其输出为高电平，则第六反相器inv6输出高电平，第一逻辑门电路1的输出端ph1输出低电平。第二逻辑门N2的两输入状态确定均为高电平，则其输出为低电平，则第十一反相器inv11输出高电平，第二逻辑门电路2的出端ph2输出低电平。第四逻辑门N4的第一输入端in1输入为高电平，其输出低电平，则第十六反相器inv16输出高电平，第三逻辑门电路3的输出端ph3输出低电平。第六逻辑门N6的第一输入端in1输入高电平，其输出低电平，则第二十一反相器inv21输出高电平，第四逻辑门电路4的输出端ph4输出低电平。第八逻辑门N8的第一输入端in1输入为高电平，其输出低电平，则第二十六反相器inv26输出低电平，第五逻辑门电路5的输出端ph5输出低电平。由此，ph1、ph2、ph3、ph4、ph5的时钟信号通过了严格的非交叠时序依次输出低电平。

由此，五路非交叠时钟电路的时序图如图5所示，这五路信号ph1、ph2、ph3、ph4、ph5一层嵌套着一层，相互非交叠。t1、t2、t3、t4为5路信号上升时的非交叠时间，t5、t6、t7、t8为五路信号下降时的非交叠时间。

如图6所示，作为可选的实施方式，若想控制各个信号的非交叠时间，有以下方法：在第三反相器inv3、第八反相器inv8、第十三反相器inv13、第十八反相器inv18、第二十三反相器inv23输出端加上电容，通过改变电容容值从而控制各个信号之间的非交叠时间；通过在第一逻辑门N1、第三逻辑门N3、第五逻辑门N5、第七逻辑门N7、第八逻辑门N8后面添加延迟单元来控制其非交叠的时间。因此，本实施的多路非交叠时钟信号产生电路还包括用于时钟延时的第一电容C1、第二电容C2、第三电容C3、第四电容C4以及第五电容C5。具体地，第一电容C1一极板连接在第三反相器inv3的输出端与第四反相器inv4的输入端之间，其另一极板接地，第二电容C2一极板连接在第八反相器inv8的输出端与第九反相器inv9的输入端之间，其另一极板接地，第三电容C3一极板连接在第十三反相器inv13的输出端与第十四反相器inv14的输入端之间，其另一极板接地，第四电容C4一极板连接在第十八反相器inv18的输出端与第十九反相器inv19的输入端之间，其另一极板接地，第五电容C5一极板连接在第二十三反相器inv23的输出端与第二十四反相器inv24的输入端之间，其另一极板接地。需说明的是，第一电容C1、C2、C3、C4、C5可根据想要的非交叠时间来选取合适的容值大小。以上是控制所有五个信号的非交叠时间，当然，如只需要控制部分支路的信号非交叠时长，只需参照上述方法，在相应的支路上增加电容即可。

如图7所示，作为可选的实施方式，若要使其中某些支路的信号非交叠时间长，则在相应支路上添加合适的延时模块delay即可。本实施例的多路非交叠时钟信号产生电路还包括多个用于时钟延时的延时模块。在本实施例中，提供了一种控制所有五个信号的非交叠时间的情况，即：第一逻辑门N1与第三反相器inv3之间串联至少一个延时模块delay，第三逻辑门N3与第八反相器inv8之间串联至少一个延时模块delay，第五逻辑门N5与第十三反相器inv13之间串联至少一个延时模块delay，第七逻辑门N7与第十八反相器inv18之间串联至少一个延时模块delay，第八逻辑门N8与第二十三反相器inv23之间串联至少一个延时模块delay。具体延时模块delay的数量由需要控制延时时间具体而定。进一步地，延时模块delay为传输门与电容的串联、偶数级反相器与偶数级反相器的串联或偶数级反相器与电容的串联。

本实施例采用最简单的反相器、与非门、或非门等来提供一种能够产生多路非交叠时钟的电路，有效解决了现有技术采用延时来构建多路非交叠时钟信号存在的设计较为复杂，并且匹配要求高，导致电路板面积的浪费，也浪费功耗等的技术问题。因此，本多路非交叠时钟电路能够以最小的代价产生具有严格意义上的多路非交叠时钟电路，电路设计简单、功耗小，而且能有效节约电路板的面积。

以上所述仅为本实用新型的较佳实施例而已，本领域技术人员知悉，在不脱离本实用新型的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本实用新型的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本实用新型的精神和范围。因此，本实用新型不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本实用新型的保护范围。

Claims (10)

1.一种多路非交叠时钟信号产生电路，用于产生多路非交叠时钟信号，其特征在于，包括第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路；

所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均通过第一反相器inv1连接一时钟输入信号clk；

所述第一逻辑门电路、第二逻辑门电路、第三逻辑门电路、第四逻辑门电路以及第五逻辑门电路均包括至少一个逻辑门、多个反相器，所述逻辑门、反相器之间相互串联。

2.根据权利要求1所述的多路非交叠时钟信号产生电路，其特征在于，所述逻辑门为与非门，或为或非门。

3.根据权利要求2所述的多路非交叠时钟信号产生电路，其特征在于，所述第一逻辑门电路包括第一逻辑门N1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6以及第七反相器inv7；

所述第一反相器inv1的输入端连接所述时钟输入信号clk，其输出端连接所述第二反相器inv2的输入端；

所述第一逻辑门N1的第一输入端连接所述第二反相器inv2的输出端，其输出端连接所述第三反相器inv3的输入端；

所述第三反相器inv3的输出端与所述第四反相器inv4的输入端、所述第四反相器inv4的输出端与所述第五反相器inv5的输入端、所述第五反相器inv5的输出端与所述第六反相器inv6的输入端、所述第六反相器inv6的输出端与所述第七反相器inv7的输入端依次连接；

所述第七反相器inv7的输出端为第一逻辑门电路的输出端ph1。

4.根据权利要求3所述的多路非交叠时钟信号产生电路，其特征在于，所述第二逻辑门电路包括第二逻辑门N2、第三逻辑门N3、第八反相器inv8、第九反相器inv9、第十反相器inv10、第十一反相器inv11以及第十二反相器inv12；

所述第二逻辑门N2的第一输入端连接在所述第六反相器inv6的输出端与所述第七反相器inv7的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第三逻辑门N3的第一输入端；

所述第三逻辑门N3的输出端连接所述第八反相器inv8的输入端；

所述第八反相器inv8的输出端与所述第九反相器inv9的输入端、所述第九反相器inv9的输出端与所述第十反相器inv10的输入端、所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端、所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端依次连接；

第十二反相器inv12的输出端为所述第二逻辑门电路的输出端ph2；

所述第一逻辑门N1的第二输入端连接在所述第十反相器inv10的输出端与所述第十一反相器inv11的输入端之间。

5.根据权利要求4所述的多路非交叠时钟信号产生电路，其特征在于，所述第三逻辑门电路包括第四逻辑门N4、第五逻辑门N5、第十三反相器inv13、第十四反相器inv14、第十五反相器inv15、第十六反相器inv16以及第十七反相器inv17；

所述第四逻辑门N4的第一输入端连接在所述第十一反相器inv11的输出端与所述第十二反相器inv12的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第五逻辑门N5的第一输入端；

所述第五逻辑门N5的输出端连接所述第十三反相器inv13的输入端；

所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端、所述第十四反相器inv14的输出端与所述第十五反相器inv15的输入端、所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端、所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端依次连接；

所述第十七反相器inv17的输出端为所述第三逻辑门电路的输出端ph3；

所述第三逻辑门N3的第二输入端连接在所述第十五反相器inv15的输出端与所述第十六反相器inv16的输入端之间。

6.根据权利要求5所述的多路非交叠时钟信号产生电路，其特征在于，所述第四逻辑门电路包括第六逻辑门N6、第七逻辑门N7、第十八反相器inv18、第十九反相器inv19、第二十反相器inv20、第二十一反相器inv21以及第二十二反相器inv22；

所述第六逻辑门N6的第一输入端连接在所述第十六反相器inv16的输出端与所述第十七反相器inv17的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第七逻辑门N7的第一输入端；

所述第七逻辑门N7的输出端连接所述第十八反相器inv18的输入端；

所述第十八反相器inv18的输出端与所述第十九反相器inv19的输入端、所述第十九反相器inv19的输出端与所述第二十反相器inv20的输入端、所述第二十反相器inv20的输出端与所述第二十一反相器inv21的输入端、所述第二十一反相器inv21的输出端与所述第二十二反相器inv22的输入端依次连接；

所述第二十二反相器inv22的输出端为所述第四逻辑门电路的输出端ph4；

所述第五逻辑门N5的第二输入端连接在所述第二十反相器inv20的输出端与所述第二十一反相器inv21的输入端之间。

7.根据权利要求6所述的多路非交叠时钟信号产生电路，其特征在于，所述第五逻辑门电路包括第八逻辑门N8、第二十三反相器inv23、第二十四反相器inv24、第二十五反相器inv25以及第二十六反相器inv26；

所述第八逻辑门N8的第一输入端连接在所述第二十一反相器inv21的输出端与所述第二十二反相器inv22的输入端之间，其第二输入端连接所述第一反相器inv1的输出端，其输出端连接所述第二十三反相器inv23的输入端；

所述第二十三反相器inv23的输出端与所述第二十四反相器inv24的输入端、所述第二十四反相器inv24的输出端与所述第二十五反相器inv25的输入端、所述第二十五反相器inv25的输出端与所述第二十六反相器inv26的输入端依次连接；

所述第二十六反相器inv26的输出端为所述第五逻辑门电路的输出端ph5；

所述第七逻辑门N7的第二输入端连接所述第二十六反相器inv26的输出端。

8.根据权利要求7所述的多路非交叠时钟信号产生电路，其特征在于，还包括用于时钟延时的第一电容C1、第二电容C2、第三电容C3、第四电容C4以及第五电容C5；

所述第一电容C1一极板连接在所述第三反相器inv3的输出端与所述第四反相器inv4的输入端之间，其另一极板接地；

所述第二电容C2一极板连接在所述第八反相器inv8的输出端与所述第九反相器inv9的输入端之间，其另一极板接地；

所述第三电容C3一极板连接在所述第十三反相器inv13的输出端与所述第十四反相器inv14的输入端之间，其另一极板接地；

所述第四电容C4一极板连接在所述第十八反相器inv18的输出端与所述第十九反相器inv19的输入端之间，其另一极板接地；

所述第五电容C5一极板连接在所述第二十三反相器inv23的输出端与所述第二十四反相器inv24的输入端之间，其另一极板接地。

9.根据权利要求7所述的多路非交叠时钟信号产生电路，其特征在于，还包括多个用于时钟延时的延时模块；

所述第一逻辑门N1与所述第三反相器inv3之间串联至少一个所述延时模块；

所述第三逻辑门N3与所述第八反相器inv8之间串联至少一个所述延时模块；

所述第五逻辑门N5与所述第十三反相器inv13之间串联至少一个所述延时模块；

所述第七逻辑门N7与所述第十八反相器inv18之间串联至少一个所述延时模块；

所述第八逻辑门N8与所述第二十三反相器inv23之间串联至少一个所述延时模块。

10.根据权利要求9所述的多路非交叠时钟信号产生电路，其特征在于，所述延时模块为传输门与电容的串联、偶数级反相器与偶数级反相器的串联或偶数级反相器与电容的串联。

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