CN213601116U - 一种窄脉冲大电流恒流源 - Google Patents

Abstract

本实用新型涉及半导体检测设备技术领域，具体涉及一种窄脉冲大电流恒流源，本实用新型设置逻辑控制器FPGA通过MOSFET驱动驱动短路支路的NMOS提高脉冲上升、下降沿的斜率，利用SPI接口连接数模转换器DA控制输出电压，经镜像电流源运放后输出电流信号，通过多路IO口控制MOSFET驱动接通或断开短路支路，同时短路支路配合设置有钳位电路进而减小对镜像电流源的冲击、减小窄脉冲的超调量；最终通过多路并联将电流输出至被测元器件。本实用新型通过并联支路将负载电流分散到更多的元器件上，可有效降低MOSFET管的发热量；通过设置短路支路摆脱了运放压摆率对窄脉冲过渡过程的限制，并设置多路并联和钳位电路，实现了近似理想波形的窄脉冲大电流恒流控制。

Description

一种窄脉冲大电流恒流源

技术领域

本实用新型涉及半导体检测设备技术领域，具体涉及一种窄脉冲大电流恒流源。

背景技术

半导体元器件检测流程中，需要在两管脚之间施加瞬间的可控的大电流，以测试半导体元件的抗冲击能力。因此，检测设备须提供一个窄脉宽的、电流恒定且可调节的大电流信号。

因此，检测设备首先应具有恒流特性且电流大小由程序控制，其次能输出窄脉宽的电流信号，最后应能提供数安培以上的大电流。由于受到数模转换器和运算放大器的压摆率限制，传统设计方法难以提高信号的上升和下降速度，也不易减小信号的超调量。

本实用新型通过设计短路支路，多路并联和钳位电路，实现了近似理想波形的窄脉冲大电流恒流控制。

实用新型内容

针对现有技术的不足，本实用新型公开了一种窄脉冲大电流恒流源及其控制方法，用于解决由于受到数模转换器和运算放大器的压摆率限制，传统设计方法难以提高信号的上升和下降速度，也不易减小信号的超调量的问题。

本实用新型通过以下技术方案予以实现：

第一方面，本实用新型公开了一种窄脉冲大电流恒流源，所述恒流源设置逻辑控制器FPGA通过MOSFET驱动驱动短路支路的NMOS提高脉冲上升、下降沿的斜率，利用FPGA的SPI接口连接数模转换器DA 控制输出电压，经镜像电流源运放后输出电流信号，通过FPGA的多路 IO口控制MOSFET驱动接通或断开短路支路，同时短路支路配合设置有钳位电路进而减小对镜像电流源的冲击、减小窄脉冲的超调量；最终通过多路并联将电流输出至被测元器件。

更进一步的，所述数模转换器DA产生范围为0V至5V的多路模拟电压信号，并以此控制镜像恒流源的输出电流。

更进一步的，所述钳位电路组由多组串联二极管组成，设定每一个二极管的导通电压为Uon，短路支路组中均有一个NMOS管连接钳位电路至GND。

更进一步的，当短路支路均不导通时，电流I2_1和I2_2汇集到点A并通过被测元器件，因此UB＝Uon+Uon_Test；

当短路支路Q_A1和Q_B1导通且满足Uon+Uon_Test>3Uon时，电流I2_1完全流经开关Q_A1，电流I2_2完全流经开关Q_B1，即 UB＝UC＝3Uon，UA＝0V。

更进一步的，所述短路支路MOS管导通选择规则为：

逻辑控制器FPGA使相同导通电压的钳位电路接地导通，其它MOS 管断开；导通的钳位电路满足n×Uon<Uon+Uon_Test且n×Uon≈ Uon+Uon_Test，其中n为钳位电路中串联的二极管数量。

更进一步的，所述MOSFET驱动将FPGA发出的LVTTL电平转换为 0V和12V的电平，用于驱动短路支路的NMOS。

更进一步的，所述并联支路将负载电流分散到更多的元器件上，用以降低MOSFET管的发热量。

第二方面，本实用新型公开一种窄脉冲大电流恒流源的控制方法，所述控制方法被执行时使用第一方面所述的窄脉冲大电流恒流源，包括以下步骤：

S1在逻辑控制器FPGA使用IO端和MOSFET驱动电路，接通设定好的短路支路使被测元器件电流为0；

S2通过逻辑控制器FPGA的SPI接口设定DA1和DA2，并使得 VDA1＝VDA2＝(R1_1×R3_1×IΣ)/(2×R2_1)，其中IΣ为期望的元器件测试电流；

S3进入VDA1和VDA2以及镜像电流源的过渡过程，最终使得电流I2_1和I2_2稳定；

S4通过FPGA的IO端同时关断短路支路，使电流I2_1和I2_2注入被测元器件；

S5通过FPGA的IO端同时导通短路支路，从而关断电流IΣ；

S6最后FPGA通过SPI接口将VDA1和VDA2置为0。

更进一步的，所述控制方法中，当电流注入被测元器件维持Δt 后，通过FPGA的IO端同时导通短路支路，从而关断电流IΣ，其中Δ t范围是0.8us至1.2us。

更进一步的，所述控制方法中，在窄脉冲出现前，获取稳定的电流I2_1和I2_2，并使两个电流流经短路支路，短路支路的瞬间断开得到窄脉冲电流IΣ。

本实用新型的有益效果为：

本实用新型通过并联支路将负载电流分散到更多的元器件上，可有效降低MOSFET管的发热量；通过设置短路支路摆脱了运放压摆率对窄脉冲过渡过程的限制，并设置多路并联和钳位电路，实现了近似理想波形的窄脉冲大电流恒流控制，具有很强的市场应用前景。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型具体实施的窄脉冲大电流恒流源的电路图；

图2是本实用新型实施例窄脉冲大电流恒流源的控制流程图；

图3本实用新型实施例窄脉冲大电流恒流源的控制时序与关键点电信号波形示例图；

图4是本实用新型实施例窄脉冲大电流恒流源实际测试曲线图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

实施例1

本实施例公开如图1所示的一种窄脉冲大电流恒流源，包括逻辑控制器FPGA通过MOSFET驱动驱动短路支路的NMOS提高脉冲上升、下降沿的斜率，利用SPI接口连接数模转换器DA控制输出电压，经镜像电流源运放后输出电流信号，通过多路IO口控制MOSFET驱动接通或断开短路支路，同时短路支路配合设置有钳位电路进而减小对镜像电流源的冲击、减小窄脉冲的超调量；最终通过多路并联将电流输出至被测元器件。

本实施例中，FPGA通过SPI接口调节DA的输出电压，此外还通过多路IO口控制MOSFET驱动，从而接通或断开短路支路。

本实施例中，DA模块产生范围在0V至5V的多路模拟电压信号，镜像恒流源的输出电流值由该电压信号控制。

本实施例所使用镜像恒流源为公开的成熟电路，FPGA通过SPI接口，经过DA模块，再经过恒流源模块的两个运放后，可输出一个电流信号。但DA模块和运放的过渡过程较长，不能满足窄脉冲上升沿和下降沿的斜率要求，无法达到1us以下的脉宽指标。

因此，本实施例在恒流源输出端设计了短路支路，以提高脉冲上升、下降沿的斜率。

本实施例使用MOSFET驱动将FPGA发出的LVTTL电平转换为0V和 12V的电平，用于驱动短路支路的NMOS。

实施例2

本实施例公开短路支路，传统的恒流源没有短路支路，因此通常利用模拟量DA1和DA2来控制电流IΣ的大小和脉宽，然而数模转换模块和运放电路的压摆率指标限制了电流I2_1和I2_2的上升和下降过程，难以实现1us以下的脉宽电流。

更进一步分析表明，只要电流I2_1和I2_2出现变化，其过渡过程都会受制于电流源中运放压摆率，而无法得到理想的过渡过程。而本实用新型在窄脉冲出现前，已经得到了稳定的电流I2_1和I2_2，并使两个电流流经短路支路，短路支路的瞬间断开，可得到窄脉冲电流I Σ。

因此电流IΣ的上升和下降沿只会受到MOSFET驱动和短路回路 MOS管的开关性能影响，而常用元件的开关性能都优于100ns。因此短路支路摆脱了运放压摆率对窄脉冲过渡过程的限制。

本实施例短路支路选择哪几个MOS管导通选择应遵循如下原则：①FPGA应使相同导通电压的钳位电路接地导通，例如使Q_A1和Q_B1 同时导通，而其它MOS管断开；②导通的钳位电路应满足n× Uon<Uon+Uon_Test且n×Uon≈Uon+Uon_Test，其中n为钳位电路中串联的二极管数量。

基于以上原则，当短路支路全部断开时，两个镜像电流源的电流 I2_1和I2_2将在A点汇合，并完全通过被测元器件，而 UB＝UC＝Uon+Uon_Test；当短路支路接通时，如Q_A1和Q_B1导通时，由于钳位电路导通电压更低，因此两路电流源的电流将完全通过MOS 管Q_A1和Q_B1。

实施例3

本实施例公开钳位电路，其由多组串联二极管组成，设定每一个二极管的导通电压为Uon，短路支路组中均有一个NMOS管连接钳位电路至GND。

当短路支路均不导通时，电流I2_1和I2_2汇集到点A并通过被测元器件，因此UB＝Uon+Uon_Test。当短路支路Q_A1和Q_B1导通且满足Uon+Uon_Test>3Uon时，电流I2_1完全流经开关Q_A1，电流I2_2 完全流经开关Q_B1，因此UB＝UC＝3Uon，而UA＝0V。

本实施例中，钳位电路组的作用是，如前述钳位电路应满足n× Uon<Uon+Uon_Test且n×Uon≈Uon+Uon_Test，当对应短路支路导通时 UB＝n×Uon；当短路支路断开时UB＝Uon+Uon_Test。

若没有钳位电路时UB的变化量ΔUB≈Uon+Uon_Test；而钳位电路能使变化量减小到ΔUB≈Uon_Test-(n-1)×Uon。因此，钳位电路可使 UB变化量更小，可减小对镜像电流源的冲击，减小窄脉冲的超调量。当被测元器件型号变化，Uon_Test发生变化时，本实施例提供多路钳位电路组，以满足n×Uon<Uon+Uon_Test并减小ΔUB。

实施例4

本实施例公开窄脉冲大电流恒流源的控制流程如图2所示。首先 FPGA通过IO端和MOSFET驱动电路，接通设定好的短路支路(如同时接通Q_A1和Q_B1，或Q_A2和Q_B2，或Q_A3和Q_B3)，使被测元器件电流为0。

接下来，通过FPGA的SPI接口设定DA1和DA2，并使得VDA1＝VDA2＝(R1_1×R3_1×IΣ)/(2×R2_1)，其中IΣ为期望的元器件测试电流；待VDA1和VDA2，以及镜像电流源的过渡过程结束后，电流 I2_1和I2_2稳定后，通过FPGA的IO端同时关断短路支路，使电流 I2_1和I2_2注入被测元器件。

当电流注入被测元器件维持Δt(约1us)后，通过FPGA的IO端同时导通短路支路，从而关断电流IΣ；最后FPGA通过SPI接口将VDA1 和VDA2置为0，以减小功耗和元器件的发热量。

实施例5

本实施例针对具体实验进行描述，本实施例中，利用两个二极管将两路电流I2_1和I2_2并联为测试电流IΣ，因此IΣ＝I2_1+I2_2。因此并联支路将负载电流分散到更多的元器件上，可有效降低MOSFET 管的发热量。通过两路电流源并联，镜像电流源模块、短路模块和钳位电路中的元件发热量将降低为单路电流源的1/4。

图3为窄脉冲大电流恒流源的控制时序及关键点电信号波形，其中IΣ和UA具有较好的过渡过程，上升沿和下降沿比较理想。

为测试脉冲电流控制效果，在图1中的被测元器件和GND之间串接0.25Ω的电阻Rs，并测量电阻的压降uRs。图4为一个电流脉冲对应的电压信号uRs，可以看到，脉冲电流峰值为2.16A，脉宽为1.25us，脉冲顶部较平坦，上升时间和下降时间一致(约为0.32us)，满足测试需求。

综上，本实用新型通过并联支路将负载电流分散到更多的元器件上，可有效降低MOSFET管的发热量；通过设置短路支路摆脱了运放压摆率对窄脉冲过渡过程的限制，并设置多路并联和钳位电路，实现了近似理想波形的窄脉冲大电流恒流控制，具有很强的市场应用前景。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (4)

1.一种窄脉冲大电流恒流源，其特征在于，所述恒流源设置逻辑控制器FPGA通过MOSFET驱动驱动短路支路的NMOS提高脉冲上升、下降沿的斜率，利用FPGA的SPI接口连接数模转换器DA控制输出电压，经镜像电流源运放后输出电流信号，通过FPGA的多路IO口控制MOSFET驱动接通或断开短路支路，同时短路支路配合设置有钳位电路进而减小对镜像电流源的冲击、减小窄脉冲的超调量；最终通过多路并联将电流输出至被测元器件。

2.根据权利要求1所述的窄脉冲大电流恒流源，其特征在于，所述数模转换器DA产生范围为0V至5V的多路模拟电压信号，并以此控制镜像恒流源的输出电流。

3.根据权利要求1所述的窄脉冲大电流恒流源，其特征在于，所述钳位电路组由多组串联二极管组成，设定每一个二极管的导通电压为Uon，短路支路组中均有一个NMOS管连接钳位电路至GND。

4.根据权利要求1所述的窄脉冲大电流恒流源，其特征在于，所述NMOS驱动将FPGA发出的LVTTL电平转换为0V和12V的电平，进而驱动短路支路的NMOS。

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