CN212627861U - 振荡器电路和锁相环电路 - Google Patents

振荡器电路和锁相环电路 Download PDF

Info

Publication number
CN212627861U
CN212627861U CN202021046357.0U CN202021046357U CN212627861U CN 212627861 U CN212627861 U CN 212627861U CN 202021046357 U CN202021046357 U CN 202021046357U CN 212627861 U CN212627861 U CN 212627861U
Authority
CN
China
Prior art keywords
voltage
circuit
current
resistor
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202021046357.0U
Other languages
English (en)
Inventor
N·古普塔
S·慕克吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV Switzerland
Original Assignee
STMicroelectronics International NV Switzerland
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics International NV Switzerland filed Critical STMicroelectronics International NV Switzerland
Application granted granted Critical
Publication of CN212627861U publication Critical patent/CN212627861U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L5/00—Automatic control of voltage, current, or power
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本公开的实施例涉及振荡器电路和锁相环电路。电压控制振荡器(VCO)电路生成具有依赖于控制电压的频率的输出信号。自身依赖于VCO电路的幅度的电流被生成。所生成的电流在一定程度上相应地跟踪在VCO电路内的振荡器的温度行为。振荡器由所生成的电流与依赖于控制电压的控制电流的总和驱动。例如，控制电压可以由锁相环(PLL)生成。

Description

振荡器电路和锁相环电路
技术领域
实施例总体上涉及锁相环(PLL)电路，并且尤其是涉及降低在PLL电路内的电压控制振荡器(VCO)的增益。
背景技术
参考图1，常规的模拟锁相环(PLL)电路10包括相位/频率检测器(PFD)电路12、电荷泵电路14、环路滤波器电路16、(例如，电压控制振荡器(VCO)或电流控制振荡器(CCO)类型的)振荡器电路18和分频器电路(环路分频器)20。PFD电路12测量在输入信号(in)和反馈信号(fbk)之间的相位差。PFD电路12生成与测量到的相位差成比例的误差信号(err)。电荷泵电路14生成与误差信号成比例的输出电流(i)。电荷泵输出电流被输入到环路滤波器电路16，并且环路滤波器电路输出对应控制电压(v)，该控制电压(v)被施加到VCO电路18的控制输入。由VCO电路18生成的输出信号(out)的频率依赖于从环路滤波器电路16输出的控制电压。分频器电路20接收输出信号并生成反馈信号(fbk)。
将注意的是，在一个实施例中，分频器电路20可以被省略，并且反馈信号(fbk)可以包括由VCO电路18生成的输出信号(out)。在这种情况下，输出信号(out)的频率将等于输入信号(in)的频率。例如，当分频器电路20实现D的分频因子时，输出信号(out)的频率将等于D乘以输入信号(in)的频率。无论在哪种情况中，PLL操作都会将输出信号的相位锁定到输入信号的相位。
希望的是降低VCO电路18的增益，以便在电荷泵电路14中允许更高的电流，并且降低由环路滤波器电路16贡献的噪声。备选地，电荷泵电流被保持，并且环路滤波器16的电阻随着环路滤波器电容器的电容的减小而(以相同的因数)增大，以支持噪声和电路面积的降低。现在参考图2，其示出了VCO电路18的框图，VCO电路18包括是恒定电流的在振荡器内的第一电流(i1)，以及由控制电压(v)控制的在振荡器内的第二电流(i2)。作为示例，第一电流(i1)由恒定电流源30生成，并且第二电流(i2)由响应于控制电压(v)的电压至电流(V2I)转换器电路32生成。第一和第二电流在电流求和节点34处被求和，以生成被施加到环形振荡器电路36的控制电流(icnt)，环形振荡器电路36生成具有由控制电流(icnt)的振幅控制的频率的输出信号(out)。
通常地，PLL环路必须具有足够的增益，以覆盖振荡器电路18的温度分布和在PLL时钟频率中的高频效应。然而，存在一个问题，即恒定电流源30具有随温度的其自身的变化。典型的解决方案是使用基于试验的(开环)控制来强制第一电流(i1)跟踪振荡器的温度分布。这种解决方案严重地依赖于计算机辅助设计(CAD)模型的技术和成熟度。如果有更有效的解决方案，那么这将是有利的。
实用新型内容
本公开的目的是提供一种振荡器电路和锁相环电路，以至少部分地解决现有技术中存在的上述问题。
VCO电路的幅度跟踪工艺、电压和温度(PVT)的变化以及振荡频率。依赖于VCO电路幅度的电流则将在一定程度上跟踪振荡器的温度行为。该电流连同依赖于PLL环路的控制电压的控制电流一起被施加到生成输出信号的环形振荡器电路。
根据本公开的第一方面，提供了一种振荡器电路，包括：第一电压至电流转换器电路，被配置为将第一电压转换为第一电流；第二电压至电流转换器电路，被配置为将第二电压转换为第二电流；第三电压至电流转换器电路，被配置为将第三电压转换为第三电流；环形振荡器电路，被配置为生成具有电压幅度并且具有由第一电流和第二电流的总和控制的频率的输出信号；第一放大器电路，被配置为响应于在第一反馈电压和电压幅度之间的差异而生成被施加作为第一电压和第三电压二者的电压；以及第一电阻器，第三电流被施加在该第一电阻器两端以生成第一反馈电压，其中，第一电阻器具有基本上等于环形振荡器电路的有效电阻的电阻。
在一个实施例中，所述振荡器电路还包括：低通滤波器，被配置为将所述第一电压滤波。
在一个实施例中，在所述第二电压中的变化导致在所述输出信号的所述频率中的对应变化。
在一个实施例中，所述振荡器电路还包括：校准电路，被配置为确定所述环形振荡器电路的所述有效电阻；并且其中所述第一电阻器是可变电阻器，并且其中所述第一电阻器的所述电阻由所述校准电路响应于所确定的所述环形振荡器电路的所述有效电阻而设置。
在一个实施例中，所述校准电路包括：第四电压至电流转换器电路，被配置为将第四电压转换为第四电流，其中所述第四电压是被施加作为所述第一电压和所述第二电压二者的电压，以导致所述环形振荡器电路生成具有期望的频率的所述输出信号；第二放大器电路，被配置为响应于在第二反馈电压和所述电压幅度之间的差异而生成差异电压；以及第二电阻器，所述第四电流被施加在所述第二电阻器两端以生成所述第二反馈电压，其中所述第二电阻器具有由所述第二放大器电路的输出调制的可变电阻，以朝向零驱动所述差异电压。
在一个实施例中，所述调制的可变电阻基本上等于所述环形振荡器电路的所述有效电阻。
在一个实施例中，所述校准电路还包括被配置为将所述第一电阻器的所述电阻设置为等于所述第二电阻器的所述调制的可变电阻的电路。
在一个实施例中，所述校准电路还包括被配置为确定被施加作为所述第一电压和所述第二电压二者的所述电压的电路，所述电压导致所述环形振荡器电路生成具有所述期望的频率的所述输出信号。
在一个实施例中，所述期望的频率是锁相环PLL频率。
根据本公开的第二方面，提供了一种振荡器电路，包括：第一电压至电流转换器电路，被配置为将第一电压转换为第一电流；第二电压至电流转换器电路，被配置为将第二电压转换为第二电流；第三电压至电流转换器电路，被配置为将第三电压转换为第三电流；环形振荡器电路，被配置为生成具有电压幅度并且具有由第一电流和第二电流的总和控制的频率的输出信号；以及校准电路，被配置为确定被施加作为第一电压和第二电压二者的电压，该电压导致来自环形振荡器电路的输出信号的频率具有期望的频率。
在一个实施例中，所述校准电路包括：第一放大器电路，被配置为响应于在第一反馈电压和参考电压之间的差异生成所述电压；以及第一电阻器，所述第三电流被施加在所述第一电阻器两端以生成所述第一反馈电压，其中，所述第一电阻器具有响应于在所述输出信号的所述频率和所述期望的频率之间的频率差异而被调制的可变电阻，以朝向零驱动所述频率差异。
在一个实施例中，所述校准电路还包括被配置为比较所述输出信号的所述频率与所述期望的频率并且响应于所述比较而生成电阻控制信号的电路，所述电阻控制信号控制所述第一电阻器的所述可变电阻的设置。
在一个实施例中，所述校准电路还包括：第四电压至电流转换器电路，被配置为将第四电压转换为第四电流，其中所述第四电压是被施加作为所述第一电压和所述第二电压二者的所述电压，以导致所述环形振荡器电路生成具有所述期望的频率的所述输出信号；第二放大器电路，被配置为响应于在第二反馈电压和所述电压幅度之间的差异而生成差异电压；以及第二电阻器，所述第四电流被施加在所述第二电阻器两端以生成所述第二反馈电压，其中所述第二电阻器具有由所述第二放大器电路的输出调制的可变电阻，以朝向零驱动所述差异电压。
在一个实施例中，所述调制的可变电阻基本上等于所述环形振荡器电路的有效电阻。
在一个实施例中，所述校准电路还包括被配置为将所述第一电阻器的所述电阻设置为等于所述第二电阻器的所述调制的可变电阻的电路。
根据本公开的第三方面，提供了一种锁相环电路，包括：受控的振荡器，其具有被配置为接收振荡控制电压的输入和被配置为以由振荡控制电压设置的频率生成振荡信号的输出；以及环路电路，其具有接收振荡信号的第一输入，接收参考信号的第二输入和根据振荡信号和参考信号之间的差异生成振荡控制电压的输出。受控的振荡器包括：第一电压至电流转换器电路，被配置为将电流控制电压转换为第一电流；第二电压至电流转换器电路，被配置为将振荡控制电压转换为第二电流；第三电压至电流转换器电路，被配置为将电流控制电压转换为第三电流；环形振荡器电路，被配置为生成具有电压幅度并且具有由第一电流和第二电流的总和控制的频率的振荡信号；第一放大器电路，被配置为响应于在第一反馈电压和电压幅度之间的差异而生成电流控制电压；以及第一电阻器，第三电流被施加在该第一电阻器两端以生成第一反馈电压，其中，第一电阻器具有基本上等于环形振荡器电路的有效电阻的电阻。
在一个实施例中，所述锁相环电路还包括：校准电路，被配置为确定所述环形振荡器电路的所述有效电阻；并且其中所述第一电阻器是可变电阻器，并且其中所述第一电阻器的所述电阻由所述校准电路响应于所确定的所述环形振荡器电路的所述有效电阻而设置。
在一个实施例中，所述校准电路包括：开关电路，被配置为施加所述电流控制电压也作为所述振荡控制电压，其中所述电流控制电压处于导致由所述环形振荡器电路输出的所述振荡信号的所述频率基本上等于所述锁相环电路的期望频率的电平；第四电压至电流转换器电路，被配置为将所述电流控制电压转换为第四电流；第二放大器电路，被配置为响应于在第二反馈电压和所述电压幅度之间的差异而生成差异电压；以及第二电阻器，所述第四电流被施加在所述第二电阻器两端以生成所述第二反馈电压，其中所述第二电阻器具有由所述第二放大器电路的输出调制的可变电阻，以朝向零驱动所述差异电压。
在一个实施例中，所述调制的可变电阻基本上等于所述环形振荡器电路的所述有效电阻。
在一个实施例中，所述校准电路还包括被配置为将所述第一电阻器的所述电阻设置为等于所述第二电阻器的所述调制的可变电阻的电路。
根据本公开的第四方面，提供了一种振荡器电路，包括：第一电压至电流转换器电路，被配置为将第一电压转换为第一电流；第二电压至电流转换器电路，被配置为将第二电压转换为第二电流；环形振荡器电路，被配置为生成具有电压幅度并且具有由第一电流和第二电流的总和控制的频率的输出信号；其中，第一电流依赖于电压幅度并且跟踪环形振荡器电路的温度行为。
在一个实施例中，所述振荡器电路还包括：电压生成电路，被配置为响应于基本上等于所述环形振荡器电路的有效电阻的电阻而生成所述第一电压。
在一个实施例中，所述电压生成电路包括：第三电压至电流转换器电路，被配置为将第三电压转换为第三电流；第一放大器电路，被配置为响应于在反馈电压和所述电压幅度之间的差异而生成被施加作为所述第一电压和所述第三电压二者的电压；以及第一电阻器，所述第三电流被施加在所述第一电阻器两端以生成所述反馈电压，其中，所述第一电阻器具有基本上等于所述环形振荡器电路的所述有效电阻的电阻。
根据本公开的实施例能够降低在PLL电路内的电压控制振荡器(VCO)的增益。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式来参考附图，其中：
图1是常规模拟锁相环(PLL)电路的框图；
图2是在图1的PLL电路中的VCO电路的框图；
图3是用于在图1中示出的类型的PLL电路中使用的VCO电路的框图；以及
图4示出了与具有图3的VCO电路的PLL电路的操作有关的振幅和相位的波特图(Bode plots)。
具体实施方式
现在参考图3，图3示出了用于在图1中示出的类型的PLL电路中使用的VCO电路18’的框图。例如，VCO电路18’可以被使用以代替在图1中示出的VCO电路18，以便提供PLL电路的改善的性能。备选地，在需要生成具有受控的频率的时钟信号的期望电路应用中，VCO电路18’可以根据需要被使用以代替其它现有技术的VCO电路。
VCO电路18’包括第一电压至电流(V2I)转换器电路30’，被配置为响应于(即，与其成比例)第一控制电压(Vflt)生成第一电流(i1)；以及第二电压至电流(V2I)转换器电路32，被配置为响应于(即，与其成比例)第二控制电压(v)生成第二电流(i2)。在如图1所示出的PLL电路实现方式的背景下，第二控制电压(v)是由环路滤波器电路16生成的、用于设置用于VCO电路18’的可变电流(i2)的振幅的控制电压(v)，并且第一控制电压(Vflt)是用于设置用于VCO电路18’的恒定电流(i1)的振幅的电压。第一和第二电流在电流求和节点34处被求和，以生成被施加到环形振荡器电路36的控制电流(icnt)，该环形振荡器电路36生成具有期望的频率和幅度的输出信号(out)。
响应于第一控制信号C1的第一逻辑状态，第一开关电路100被致动到开关闭合位置，以便选择性地将第一和第二电压至电流(V2I)转换器电路30’和32的控制电压输入彼此连接，使得第一控制电压(Vflt)和第二控制电压(v)具有相等的电压。第一控制信号C1在第一逻辑状态中，以在VCO电路18’的校准操作模式期间闭合第一开关电路100，在此期间，VCO电路18’从PLL电路环路去耦合。相反地，第一控制信号C1在第二逻辑状态中，以在VCO电路18’的正常操作模式期间断开第一开关电路100，在此期间，VCO电路18’被耦合到PLL电路环路。第一控制信号C1相应地呈现用于VCO电路18’校准的主控制信号。
第三电压至电流(V2I)转换器电路102接收偏置电压(vbias)并生成与该偏置电压成比例的第三电流(i3)。第三电流(i3)被施加在第一数字控制的电阻器Rd1两端以生成第一反馈电压(Vd1)。差分放大器电路106生成偏置电压(vbias)作为在第一反馈电压(Vd1)和选择电压(vsel)之间的经放大差异。选择电压(vsel)由接收幅度电压(vampl)和参考电压(vref)二者的电压复用电路110输出。电压复用电路110响应于第二控制信号C2在幅度电压(vampl)和参考电压(vref)之间进行选择。电压复用电路110将响应于第二控制信号C2的第一逻辑状态而输出幅度电压(vampl)作为选择电压(vsel)，并且相对地，电压复用电路110将响应于第二控制信号C2的第二逻辑状态而输出参考电压(vref)作为选择电压(vsel)。响应于第一数字电阻控制信号(Rd1ctrl)，第一数字控制电阻器Rd1的电阻被选择。
低通滤波器(LPF)电路114将偏置电压(vbias)滤波以生成第一控制电压(Vflt)。在VCO电路18’的正常操作模式期间，响应于第一控制信号C1的第二逻辑状态，LPF电路114被启用用于操作。响应于第一控制信号C1的第一逻辑状态，LPF电路114被旁路，使得未经滤波的偏置电压(vbias)在VCO电路18’的校准操作模式期间被施加作为第一控制电压(Vflt)，如前文所述的，第一控制信号C1的第一逻辑状态导致第一开关电路100选择性地连接第一和第二电压至电流(V2I)转换器电路30’和32的控制电压输入。
第四电压至电流(V2I)转换器电路118还接收偏置电压(vbias)并生成与该偏置电压成比例的第四电流(i4)。响应于第三控制信号C3的第一逻辑状态而被致动到闭合位置的第二开关电路120选择性地将第四电流(i4)施加在第二数字控制电阻器Rd2两端，以生成第二反馈电压(Vd2)。响应于控制电流(icnt)的施加，环形振荡器电路36产生输出信号(out)，并且幅度电压(vampl)对应于该输出信号(out)的最大幅度。作为电压比较器的差分放大器电路122生成差异电压(vdif)作为在第二反馈电压(Vd2)和幅度电压(vampl)之间经放大的差异。模数转换器(ADC)电路126将模拟差异电压(vdif)转换为多比特第二数字电阻控制信号(Rd2ctrl)。响应于第三控制信号C3的第一逻辑状态，差分放大器电路122和ADC电路126被启用用于操作(并且相反地，响应于第三控制信号C3的第二逻辑状态，差分放大器电路122和ADC电路126被禁用)。响应于第二数字电阻控制信号(Rd2ctrl)，第二数字控制电阻器Rd2的电阻被选择。响应于第三控制信号C3的第二逻辑状态(即，信号C3的逻辑逆C3b)而被致动到闭合位置的第三开关电路130旁路第二数字控制电阻器Rd2并将第二反馈电压(Vd2)连接到接地。
多比特数字复用器电路140具有被配置为接收第二数字电阻控制信号(Rd2ctrl)的第一输入和被配置为接收校准数字电阻控制信号(Calctrl)的第二输入。响应于第二控制信号C2，多比特数字复用器电路140在第二数字电阻控制信号(Rd2ctrl)和校准数字电阻控制信号(Calctrl)之间进行选择。响应于第二控制信号C2的第一逻辑状态，多比特数字复用器电路140将输出第二数字电阻控制信号(Rd2ctrl)作为第一数字电阻控制信号(Rd1ctrl)，并且相反地，响应于第二控制信号C2的第二逻辑状态，多比特数字复用器电路140将输出校准数字电阻控制信号(Calctrl)作为第一数字电阻控制信号(Rd1ctrl)。
响应于来自环形振荡器电路36的输出信号(out)、PLL电路的输入信号(in)和PLL电路的分频器电路20的分频因子D，由数字校准逻辑电路144生成校准数字电阻控制信号(Calctrl)。响应于第四控制信号C4，数字校准逻辑电路144被启用用于操作。
控制电路148生成控制信号C1、C2、C3和C4来控制以下操作：
为了开始校准过程，第一控制信号C1被设置在第一逻辑状态中，以致动开关100并选择性地连接第一和第二电压至电流(V2I)转换器电路30’和32的控制电压输入，以使第一控制电压(Vflt)和第二控制电压(v)相等。如上文所注，这将VCO电路18’置于校准操作模式中，其中LPF电路114被旁路，使得v＝vflt＝vbias，并且VCO电路18’被有效地从PLL电路环路断开连接(即，不受PLL电路环路控制)，但应当注意的是，用于PLL电路环路的输入信号(in)和环路分频器值D正由数字校准逻辑144接收。额外地，第二控制信号C2被设置在第二逻辑状态中，使得电压复用电路110输出参考电压(vref)作为施加到差分放大器电路106的一个输入的选择电压(vsel)，并且还使得多比特数字复用器电路140输出由数字校准逻辑144生成的校准数字电阻控制信号(Calctrl)作为第一数字电阻控制信号(Rd1ctrl)。此外，第四控制信号C4被断言以启用数字校准逻辑电路144的操作，以生成校准数字电阻控制信号(Calctrl)。此外，第三控制信号C3被设置在第二逻辑状态中，使得差分放大器电路122和ADC电路126被禁用，开关电路120被断开并且开关电路130被闭合。
利用这种配置，然后执行校准操作模式的第一(频率)阶段。响应于电压v＝vflt而生成了第一电流(i1)，并且响应于电压vflt还生成了第二电流(i2)。因此，(由于v＝vflt＝vbias)环形振荡器电路36生成具有由偏置电压vbias控制的频率的输出信号(out)。响应于偏置电压vbias，由第三电压至电流生成器102还生成了第三电流(i3)。由于响应于施加的偏置电压vbias而操作的电压至电流转换器30’、32和102的相对尺寸，以下相对电流条件适用：i3＝icnt＝i1+i2。在第一数字控制电阻器Rd1两端施加第三电流(i3)生成用于施加至差分放大器电路106的第二输入的第一反馈电压(Vd1)。响应于在第一反馈电压(Vd1)和选择电压(vsel)之间的电压差异生成了偏置电压vbias。
响应于所生成的偏置电压(vbias)，控制电流(icnt)被输出，并且环形振荡器生成具有依赖于vbias的振荡频率的输出信号(out)。数字校准逻辑电路144操作以确定在被除以因子D的输出信号(out)与输入信号(in)之间的频率差(即out/D-in)，这里要记住的是PLL电路环路在此模式中被断开连接。在第一反馈Vd1通过放大器106反馈环路保持固定在Vsel处时，使用负反馈，数字校准逻辑电路144控制校准数字电阻控制信号(Calctrl)的值，并因此对应地控制第一数字电阻控制信号(Rd1ctrl)的值，以改变第一数字控制电阻器Rd1的电阻和电流i3(＝Vd1/Rd1)的对应振幅。该改变导致在偏置电压(vbias)中的对应变化，从而将被除以D的输出信号(out)的频率驱动至基本上等于输入信号(in)的频率(例如，在频率的第一阈值内)。当达到这种操作条件时，校准操作模式的第一阶段结束。将要注意的是，在校准操作模式的第一(频率)阶段结束时由第一数字电阻控制信号(Rd1ctrl)的值设置的第一数字控制电阻器的电阻设置了实现环形振荡器36的期望操作频率所必需的偏置电压(vbias)的值。
在该时间点处，第四控制信号C4被解除断言以禁用数字校准逻辑电路144的操作。这是一种在额外校准操作期间以及在该校准过程完成之后的正常PLL模式期间用于节省功耗的有效方式。然后，第三控制信号C3被设置在第一逻辑状态中，使得差分放大器电路122和ADC电路126被启用，开关电路120被闭合并且开关电路130被断开。
利用这种配置，然后执行校准操作模式的第二(幅度)阶段。偏置电压(vbias)继续以由第一数字控制电阻器Rd1的电阻设置的振幅生成，并且响应于偏置电压(vbias)，电压至电流转换器118生成第四电流(i4)，使得i4＝i3＝icnt。第四电流(i4)在第二数字控制电阻器Rd2两端的施加生成用于施加至差分放大器电路122的第二输入的第二反馈电压(Vd2)。差分放大器电路122的第一输入接收由环形振荡器电路36生成的用于输出信号(out)的幅度电压(vampl)。差异电压Vdif被生成为在第二反馈电压(Vd2)和幅度电压(vampl)之间的电压差异。该差异由ADC电路126转换为控制第二数字控制电阻器Rd2的电阻的第二数字电阻控制信号(Rd2ctrl)。
使用负反馈，第二数字电阻控制信号(Rd2ctrl)的值被调制，以改变第二数字控制电阻器Rd2的电阻，并朝向幅度电压(vampl)驱动电压(vd2)的振幅。当电压(vd2)基本上等于幅度电压(vampl)时(例如在电压的第二阈值内)，校准操作模式的第二(振幅)阶段结束。将要注意的是，由于幅度电压(vampl)与电流(i4)的比例，因此在校准操作模式的第二(振幅)阶段结束时由第二数字电阻控制信号(Rd2ctrl)的值设置的第二数字控制电阻器Rd2的电阻基本上等于环形振荡器电路36的有效电阻。在这种背景下，基本相等的电阻值被认为意味着该值在第二数字控制电阻器Rd2的分辨率能力内相等(例如，在第二数字控制电阻器Rd2的可编程性的电阻阶跃限制内彼此相等)。
然后通过禁用差分放大器电路122和ADC电路126、断开开关电路120且闭合开关电路130，第三控制信号C3被返回到第二逻辑状态以便节省功耗。现在，第二控制信号C2被改变为第一逻辑状态，使得电压复用电路110代替地输出幅度电压(vampl)作为施加到差分放大器电路106的第一输入的选择电压(vsel)，并且多比特数字复用器电路140代替地输出第二数字电阻控制信号(Rd2ctrl)作为第一数字电阻控制信号(Rd1ctrl)。这有效地导致第一数字控制电阻器Rd1的电阻从在校准操作模式的第一(频率)阶段结束时由第一数字电阻控制信号(Rd1ctrl)的值设置的电阻改变为在校准操作模式的第二(振幅)阶段结束时由第二数字电阻控制信号(Rd2ctrl)的值设置的电阻。
当第一控制信号C1返回到解除致动开关100的第二逻辑状态时，VCO电路18’的校准操作模式完成，从而断开连接第一和第二电压至电流(V2I)转换器电路30’和32的控制电压输入，并且移除LPF电路114的旁路。在LPF电路114现在被激活(启用)的情况下，用于生成控制第一电压至电流(V2I)转换器电路30’的电压(Vflt)的环路的截止频率被降低。第一和第二电压至电流(V2I)转换器电路30’和32的控制电压输入的断开连接使得第一电压至电流(V2I)转换器电路30’能够根据依赖于第一数字控制电阻器Rd1的电阻和环形振荡器电路幅度(vampl)的自跟踪环路生成第一电流(i1)，并且还使得第二电压至电流(V2I)转换器电路32能够根据用于PLL电路环路的控制电压(v)生成第二电路(i2)。
因为第一电流(i1)依赖于由环形振荡器电路36生成的输出信号(out)的幅度，所以第一电流(i1)将跟踪振荡的频率，并且在一定程度上也跟踪振荡器电路36的温度行为。通过使用校准操作模式的第二阶段来确定环形振荡器电路36的有效电阻以用于使用在第三电流(i3)路径中的第二数字控制电阻器Rd2的受控的电阻复制，用于第一电流(i1)的路径的工艺分布被降低。作为结果，可以在覆盖振荡器温度分布和PLL时钟频率的高频效应不具有困难的情况下，获得更低的VCO增益。
在正常操作模式中，自跟踪环路是PLL路径的一部分，并且添加了额外的极点(在wp’处)和额外零点(在wz’处)。所产生的环路传递函数由以下等式给出：
Figure BDA0002531277340000131
其中
w′p＝1/c*RLPF*CLPF；
w′z＝1/RLPF*CLPF；以及
wz＝1/RLF*cL；
其中：KVCO是VCO增益；ICP是电荷泵电路14的电流；c是大于1的常数；RLPF是在LPF电路114内的电阻器的电阻；cLPF是在LPF电路114内的电容器的电容；CL是PLL环路滤波器16的初级(即大型)集成电容器的电容；RLF是PLL环路滤波器16的电阻，并且N是环路分频器20的除法因子D。
在图4中示出了校准完成之后用于使用VCO电路18’的解决方案的振幅和相位的波特图。在附图标记160处，图4还示出了如果自跟踪环路不操作，波特图将变得有何不同。
相对于PLL稳定性，使用VCO电路18’的PLL的单位增益带宽(UGB)由以下等式给出：
Figure BDA0002531277340000141
将相应地注意的是，系统具有与不包括自跟踪环路的PLL相同的UGB。当被大体上放置在UGB频率之前时，由自跟踪环路引入的额外极点和额外零点将对PLL稳定性不具有任何影响。
具有VCO电路18’的PLL相对于已知解决方案具有许多优点，包括：a)与传统的混合PLL相比，利用这种技术可以进一步将VCO增益降低4倍(1/8倍相对于1/2倍)，其中电压至电流转换器32和30’的尺寸比为1:7；以及b)在电压至电流转换器电路中不存在使用数模转换器的需要(作为结果，节省了占用的电路面积，并且改善了VCO的性能参数，如电源抑制比(PSRR))。关于优点a)，其确保了：i)在不影响环路动力学的情况下，环路滤波器电阻被增加4倍，并且环路滤波器电容被减少4倍(作为结果，在功率谱密度(PSD)相比之下变为1/4倍的情况下，存在占用的电路面积的减小以及环路滤波器电阻器噪声的减小)；以及ii)在不影响其他参数的情况下，电荷泵电流被增加了四倍(作为结果，在PSD相比之下变为1/4倍的情况下，存在电荷泵噪声的减小，在PSD相比之下变为1/16倍的情况下，存在环路滤波器电阻器噪声的降低，并且存在电荷泵线性度的改善，其相对于分数N PLL的操作非常重要)。
虽然本实用新型已经在附图和前述描述中被详细地图示和描述，但是这样的图示和描述被认为是说明性或示例性的，而不是限制性的；本实用新型不限于所公开的实施例。基于对附图、公开和所附权利要求的研究，在实践所要求保护的本实用新型时本领域技术人员可以理解和实现对所公开实施例的其他变化。

Claims (23)

1.一种振荡器电路，其特征在于，包括：
第一电压至电流转换器电路，被配置为将第一电压转换为第一电流；
第二电压至电流转换器电路，被配置为将第二电压转换为第二电流；
第三电压至电流转换器电路，被配置为将第三电压转换为第三电流；
环形振荡器电路，被配置为生成输出信号，所述输出信号具有电压幅度，并且具有由所述第一电流和所述第二电流的总和控制的频率；
第一放大器电路，被配置为响应于在第一反馈电压和所述电压幅度之间的差异而生成被施加作为所述第一电压和所述第三电压二者的电压；以及
第一电阻器，所述第三电流被施加在所述第一电阻器两端以生成所述第一反馈电压，其中，所述第一电阻器具有等于所述环形振荡器电路的有效电阻的电阻。
2.根据权利要求1所述的振荡器电路，其特征在于，还包括：低通滤波器，被配置为将所述第一电压滤波。
3.根据权利要求1所述的振荡器电路，其特征在于，在所述第二电压中的变化导致在所述输出信号的所述频率中的对应变化。
4.根据权利要求1所述的振荡器电路，其特征在于，还包括：校准电路，被配置为确定所述环形振荡器电路的所述有效电阻；并且其中所述第一电阻器是可变电阻器，并且其中所述第一电阻器的所述电阻由所述校准电路响应于所确定的所述环形振荡器电路的所述有效电阻而设置。
5.根据权利要求4所述的振荡器电路，其特征在于，所述校准电路包括：
第四电压至电流转换器电路，被配置为将第四电压转换为第四电流，其中所述第四电压是被施加作为所述第一电压和所述第二电压二者的电压，以导致所述环形振荡器电路生成具有期望的频率的所述输出信号；
第二放大器电路，被配置为响应于在第二反馈电压和所述电压幅度之间的差异而生成差异电压；以及
第二电阻器，所述第四电流被施加在所述第二电阻器两端以生成所述第二反馈电压，其中所述第二电阻器具有由所述第二放大器电路的输出调制的可变电阻，以朝向零驱动所述差异电压。
6.根据权利要求5所述的振荡器电路，其特征在于，所述调制的可变电阻等于所述环形振荡器电路的所述有效电阻。
7.根据权利要求6所述的振荡器电路，其特征在于，所述校准电路还包括被配置为将所述第一电阻器的所述电阻设置为等于所述第二电阻器的所述调制的可变电阻的电路。
8.根据权利要求5所述的振荡器电路，其特征在于，所述校准电路还包括被配置为确定被施加作为所述第一电压和所述第二电压二者的所述电压的电路，所述电压导致所述环形振荡器电路生成具有所述期望的频率的所述输出信号。
9.根据权利要求5所述的振荡器电路，其特征在于，所述期望的频率是锁相环PLL频率。
10.一种振荡器电路，其特征在于，包括：
第一电压至电流转换器电路，被配置为将第一电压转换为第一电流；
第二电压至电流转换器电路，被配置为将第二电压转换为第二电流；
第三电压至电流转换器电路，被配置为将第三电压转换为第三电流；
环形振荡器电路，被配置为生成输出信号，所述输出信号具有电压幅度，并且具有由所述第一电流和所述第二电流的总和控制的频率；以及
校准电路，被配置为确定被施加作为所述第一电压和所述第二电压二者的电压，所述电压导致来自所述环形振荡器电路的所述输出信号的频率具有期望的频率。
11.根据权利要求10所述的振荡器电路，其特征在于，所述校准电路包括：
第一放大器电路，被配置为响应于在第一反馈电压和参考电压之间的差异生成所述电压；以及
第一电阻器，所述第三电流被施加在所述第一电阻器两端以生成所述第一反馈电压，其中，所述第一电阻器具有响应于在所述输出信号的所述频率和所述期望的频率之间的频率差异而被调制的可变电阻，以朝向零驱动所述频率差异。
12.根据权利要求11所述的振荡器电路，其特征在于，所述校准电路还包括被配置为比较所述输出信号的所述频率与所述期望的频率并且响应于所述比较而生成电阻控制信号的电路，所述电阻控制信号控制所述第一电阻器的所述可变电阻的设置。
13.根据权利要求11所述的振荡器电路，其特征在于，所述校准电路还包括：
第四电压至电流转换器电路，被配置为将第四电压转换为第四电流，其中所述第四电压是被施加作为所述第一电压和所述第二电压二者的所述电压，以导致所述环形振荡器电路生成具有所述期望的频率的所述输出信号；
第二放大器电路，被配置为响应于在第二反馈电压和所述电压幅度之间的差异而生成差异电压；以及
第二电阻器，所述第四电流被施加在所述第二电阻器两端以生成所述第二反馈电压，其中所述第二电阻器具有由所述第二放大器电路的输出调制的可变电阻，以朝向零驱动所述差异电压。
14.根据权利要求13所述的振荡器电路，其特征在于，所述调制的可变电阻等于所述环形振荡器电路的有效电阻。
15.根据权利要求14所述的振荡器电路，其特征在于，所述校准电路还包括被配置为将所述第一电阻器的所述电阻设置为等于所述第二电阻器的所述调制的可变电阻的电路。
16.一种锁相环电路，其特征在于，包括：
受控的振荡器，具有被配置为接收振荡控制电压的输入和被配置为生成在由所述振荡控制电压设置的频率处的振荡信号；以及
环路电路，具有接收所述振荡信号的第一输入、接收参考信号的第二输入和根据在所述振荡信号和所述参考信号之间的差异生成所述振荡控制电压的输出；
其中所述受控的振荡器包括：
第一电压至电流转换器电路，被配置为将电流控制电压转换为第一电流；
第二电压至电流转换器电路，被配置为将所述振荡控制电压转换为第二电流；
第三电压至电流转换器电路，被配置为将所述电流控制电压转换为第三电流；
环形振荡器电路，被配置为生成具有电压幅度并且具有由所述第一电流和所述第二电流的总和控制的频率的所述振荡信号；
第一放大器电路，被配置为响应于在第一反馈电压和所述电压幅度之间的差异而生成所述电流控制电压；以及
第一电阻器，所述第三电流被施加在所述第一电阻器两端以生成所述第一反馈电压，其中，所述第一电阻器具有等于所述环形振荡器电路的有效电阻的电阻。
17.根据权利要求16所述的锁相环电路，其特征在于，还包括：校准电路，被配置为确定所述环形振荡器电路的所述有效电阻；并且其中所述第一电阻器是可变电阻器，并且其中所述第一电阻器的所述电阻由所述校准电路响应于所确定的所述环形振荡器电路的所述有效电阻而设置。
18.根据权利要求17所述的锁相环电路，其特征在于，所述校准电路包括：
开关电路，被配置为施加所述电流控制电压也作为所述振荡控制电压，其中所述电流控制电压处于导致由所述环形振荡器电路输出的所述振荡信号的所述频率等于所述锁相环电路的期望频率的电平；
第四电压至电流转换器电路，被配置为将所述电流控制电压转换为第四电流；
第二放大器电路，被配置为响应于在第二反馈电压和所述电压幅度之间的差异而生成差异电压；以及
第二电阻器，所述第四电流被施加在所述第二电阻器两端以生成所述第二反馈电压，其中所述第二电阻器具有由所述第二放大器电路的输出调制的可变电阻，以朝向零驱动所述差异电压。
19.根据权利要求18所述的锁相环电路，其特征在于，所述调制的可变电阻等于所述环形振荡器电路的所述有效电阻。
20.根据权利要求19所述的锁相环电路，其特征在于，所述校准电路还包括被配置为将所述第一电阻器的所述电阻设置为等于所述第二电阻器的所述调制的可变电阻的电路。
21.一种振荡器电路，其特征在于，包括：
第一电压至电流转换器电路，被配置为将第一电压转换为第一电流；
第二电压至电流转换器电路，被配置为将第二电压转换为第二电流；以及
环形振荡器电路，被配置为生成输出信号，所述输出信号具有电压幅度，并且具有由所述第一电流和所述第二电流的总和控制的频率；
其中所述第一电流依赖于所述电压幅度，并且跟踪所述环形振荡器电路的温度行为。
22.根据权利要求21所述的振荡器电路，其特征在于，还包括：电压生成电路，被配置为响应于等于所述环形振荡器电路的有效电阻的电阻而生成所述第一电压。
23.根据权利要求22所述的振荡器电路，其特征在于，所述电压生成电路包括：
第三电压至电流转换器电路，被配置为将第三电压转换为第三电流；
第一放大器电路，被配置为响应于在反馈电压和所述电压幅度之间的差异而生成被施加作为所述第一电压和所述第三电压二者的电压；以及
第一电阻器，所述第三电流被施加在所述第一电阻器两端以生成所述反馈电压，其中，所述第一电阻器具有等于所述环形振荡器电路的所述有效电阻的电阻。
CN202021046357.0U 2019-06-10 2020-06-09 振荡器电路和锁相环电路 Active CN212627861U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962859269P 2019-06-10 2019-06-10
US62/859,269 2019-06-10
US16/895,092 2020-06-08
US16/895,092 US11095297B2 (en) 2019-06-10 2020-06-08 Phase locked loop (PLL) circuit with voltage controlled oscillator (VCO) having reduced gain

Publications (1)

Publication Number Publication Date
CN212627861U true CN212627861U (zh) 2021-02-26

Family

ID=73651743

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202021046357.0U Active CN212627861U (zh) 2019-06-10 2020-06-09 振荡器电路和锁相环电路
CN202010518380.3A Pending CN112073061A (zh) 2019-06-10 2020-06-09 含有具有降低的增益的电压控制振荡器（vco）的锁相环（pll）电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010518380.3A Pending CN112073061A (zh) 2019-06-10 2020-06-09 含有具有降低的增益的电压控制振荡器（vco）的锁相环（pll）电路

Country Status (2)

Country Link
US (1) US11095297B2 (zh)
CN (2) CN212627861U (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7388240B2 (ja) * 2020-02-27 2023-11-29 セイコーエプソン株式会社 チャージポンプ回路、ｐｌｌ回路および発振器
US11418204B2 (en) * 2020-12-22 2022-08-16 Stmicroelectronics International N.V. Phase lock loop (PLL) with operating parameter calibration circuit and method
US11184013B1 (en) * 2021-02-22 2021-11-23 Infineon Technologies Ag Digital phase-locked loop with a dynamic element matching circuit and a digitally controlled oscillator
US11424751B1 (en) 2021-06-17 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Programmable regulator voltage controlled ring oscillator

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466100B2 (en) 2001-01-08 2002-10-15 International Business Machines Corporation Linear voltage controlled oscillator transconductor with gain compensation
JP4623546B2 (ja) * 2003-05-30 2011-02-02 株式会社リコー 電圧制御発振器、ｐｌｌ回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置
JPWO2007072551A1 (ja) 2005-12-20 2009-05-28 富士通株式会社 電圧制御リングオシレータ
US7355486B2 (en) 2006-03-31 2008-04-08 International Business Machines Corporation Current controlled oscillation device and method having wide frequency range
JP4991193B2 (ja) * 2006-07-04 2012-08-01 株式会社日立製作所 周波数可変発振器
US7633347B2 (en) 2007-03-08 2009-12-15 02Micro International Limited Apparatus and method for operating a phase-locked loop circuit
JP2012191275A (ja) * 2011-03-09 2012-10-04 Toshiba Corp Ｖｃｏ回路
US8461885B2 (en) 2011-06-08 2013-06-11 Analog Devices, Inc. Hybrid digital-analog phase locked loops
US8854095B2 (en) 2012-11-12 2014-10-07 Stmicroelectronics International N.V. Fast lock acquisition and detection circuit for phase-locked loops
US9455728B2 (en) 2014-04-04 2016-09-27 International Business Machines Corporation Digital phase locked loop for low jitter applications
DE112014006833B4 (de) * 2014-07-24 2021-02-11 Lattice Semiconductor Corporation Spektrumformender spannungs-stromwandler

Also Published As

Publication number Publication date
US11095297B2 (en) 2021-08-17
US20200389175A1 (en) 2020-12-10
CN112073061A (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
CN212627861U (zh) 振荡器电路和锁相环电路
US8884672B2 (en) Configurable digital-analog phase locked loop
US8085098B2 (en) PLL circuit
US7312663B2 (en) Phase-locked loop having a bandwidth related to its input frequency
US7408419B2 (en) Sigma-delta fractional-N PLL with reduced frequency error
JP6121749B2 (ja) フェーズロックドループ
US8274325B2 (en) Phase-locked loop
US8278984B2 (en) Phase-locked loop
JP5110815B2 (ja) 広い周波数範囲にわたり安定した利得を有する電圧制御発振器
JP2014515224A (ja) 供給調整されたｖｃｏアーキテクチャ
CN209982465U (zh) 锁相环以及用于锁相环的控制电路
WO2006022054A1 (ja) Ｐｌｌ周波数シンセサイザ
US20030160641A1 (en) Analog implementation of spread spectrum frequency modulation in a programmable phase locked loop (PLL) system
US8368440B2 (en) Phase-locked-loop circuit including digitally-controlled oscillator
US6549079B1 (en) Feedback systems for enhanced oscillator switching time
JPH08274631A (ja) 位相ロック・ループ回路
US11374580B2 (en) Charge pump phase locked loop with low controlled oscillator gain
JP4323425B2 (ja) 位相ロックループ回路、位相ロックループ回路を含む電子装置、及び周期信号を生成する方法
US20040124910A1 (en) Automatic adjustment system for source current and sink current mismatch
US6914491B2 (en) Controlling an oscillator or a phase-delay device in a phase-control circuit
KR100905444B1 (ko) 광대역 위상 고정 루프 장치
JP2007533237A (ja) フェーズロックドループ回路
Adrang et al. A Type III fast locking time PLL with transconductor-C structure
US10819350B2 (en) Clock signal generating circuit and method for generating clock signal
JP4815572B2 (ja) 補償された高速ｐｌｌ回路

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant