JP2007533237A - フェーズロックドループ回路 - Google Patents
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Abstract
入力基準信号Urefと入力信号Up,inとの間の位相差ΔΦを検出するための位相比較器であって、Kpが前記位相比較器の位相検出器ゲインである位相比較器と、入力信号Uvco,inに応じて角周波数ωvco,outを有する周期的な出力信号Uvco,outを生成するための電圧制御発振器(VCO)であって、Kvcoが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器(VCO)と、フェーズロックドループ回路の動作中にループゲインK:=Kp×Kvcoが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインKpを制御するようになっているコントローラと、を備えるフェーズロックドループ回路(PLL回路)。
Description
本発明は、フェーズロックドループ回路に関する。
フェーズロックドループ回路(PLL)の目的は、出力信号を基準信号と同期させることである。
図1は、従来のフェーズロックドループ回路を示している。Urefは基準信号を示しており、出力信号が図1にUoutで示されている。図1のPLL回路の目的は、基準信号Urefに対して定められた周波数を有する出力信号Uoutを供給することである。基準信号Urefの周波数frefと出力信号の周波数foutとの間の望ましい周波数関係は、以下の通りである。
fout=N*fref (1)
fout=N*fref (1)
Nは、出力信号Uoutと基準信号Urefとの間の周波数関係を表す実数を示している。
PLL回路は、図1に示される位相比較器10を備えている。位相比較器は、基準信号Urefと更なる入力Up,inとを受け取る。位相比較器10は、一つの出力Up,outを更に備えている。位相比較器の出力は、入力信号UrefとUp,inとの間の位相差ΔΦによって決まる。
Up,out=Up,out(ΔΦ) (2)
Up,out=Up,out(ΔΦ) (2)
方程式3から分かるように、Up,outは、ΔΦ=ΔΦ0の場合にゼロとなる。方程式3は、位相比較器の理想的な作用を表している。位相差ΔΦがΔΦ0に達すると、位相比較器の出力がゼロに等しくなり、その結果、PLL回路は出力信号Uoutの周波数の調整を停止する。二つの信号間の位相差は一定であるため、両方の信号が同じ周波数を有している場合、ΔΦ=ΔΦ0という条件は、入力信号Up,inと基準信号Urefとが同じ周波数を有していることを意味する。位相−周波数関係は、以下の方程式によって決定される。
Δwは、角基準周波数wrefと角入力周波数wp,inとの間の差を表している。方程式3に従って、位相比較器10の出力Up,outは、位相比較器の入力部において検出される位相差ΔΦにほぼ比例する。出力信号Up,outの振幅は、入力部における位相差の指標である。位相比較器の出力Up,outは、図1に示されるループフィルタ20に供給される。従来においてループフィルタ20はローパスフィルタである。ループフィルタは、位相比較器の出力信号Up,outの高周波成分を抑制する。位相比較器の出力Up,outの周波数成分は、基準信号Uref又は出力信号Uoutの周波数と一致しない。抑制された周波数は、検出された位相差の変化の周波数である。
ループフィルタの出力は、電圧制御発振器VCO(30)に対して供給される。電圧制御発振器30は、電圧制御発振器の入力信号Uvco,inの振幅によって決まる周波数を有する周期的な出力信号Uvco,outを生成する。
fvco=fvco(Uvco,out) (6)
fvco=fvco(Uvco,out) (6)
ωvcoは、VCOの角周波数を示している。ωvco,0は、入力信号Uvco,inがゼロのときのVCOの出力信号の角周波数である。Kvcoは、VCOのゲイン係数(利得係数)である。先の方程式は、理想的な電圧制御発振器の作用を示している。VCOの出力角周波数は、実際の電圧制御発振器の動作点Uvco,in=0の近傍において方程式(7)にほぼ対応している。従って、ゲイン係数Kvcoは、以下の方程式によって規定される。
また、図1に示されるフェーズロックドループは、周波数分割器40を備えている。電圧制御発振器VCO(30)の出力信号は、周波数分割器40の入力部に供給される。周波数分割器40は、出力信号Uoutの周波数を実数Nで割る。Nは、方程式(1)に示される係数である。周波数分割器の出力信号は、位相比較器に対して供給されるとともに、位相比較器の入力Up,inに対応している。位相比較器10への入力信号の角周波数ωp,inは、電圧制御発振器30の出力信号をNで割ったものに等しい(方程式(10)参照)。
ωp,in=ωvco/N (10)
ωp,in=ωvco/N (10)
Φp,inは、位相比較器の入力信号Up,inである。ΔΦ=Φref−Φp,inは、位相比較器の入力における位相差である。ここで、Φrefは、基準信号Urefの位相である。F(s)は、図1に示されるループフィルタ20の伝達関数であり、また、sはi×wに等しい。ここで、i2=−1であり、wは角位相周波数である。入力信号の位相Φp,inが基準位相Φrefに近づくと、フェーズロックドループが収束する。位相比較器10の入力における位相差ΔΦはゼロに近づく。従って、位相差は実際には経時的に変化せず、そのため、dΔΦ/dtがゼロに等しくなる。このことは、ωrefがωp,inに等しいことを意味する(方程式(4)参照)。電圧制御発振器の出力周波数ωvcoは、ωrefのN倍にほぼ等しい(方程式(10)参照)。出力信号の周波数は、方程式(1)において示唆されるように、基準信号の周波数のN倍に等しい。
積Kvco×Kpは、一般にPLL回路のループゲインと称される。PLL回路の帯域幅は、ループゲインK=Kp×Kvcoによって大きく影響される。PLL回路の周波数帯域幅は、伝達関数H(s)の特徴である。周波数帯域幅は、伝達関数H(s)が送信された信号の周波数成分をほとんど抑制しない周波数範囲の幅のことである。PLL回路の伝達関数H(s)は、ループフィルタの伝達関数F(s)によって決まる。ループフィルタ自体は、通常、ローパスフィルタである。その結果、PLL回路の伝達関数は、ローパスフィルタである。帯域幅の正確な定義は、伝達関数の減衰H=20×log(1/H(s))が3デシベル以上となる伝達関数H(s)の周波数範囲に対応し得る。係数Kp×Kvcoが大きくなればなるほど、伝達関数の帯域幅も大きくなる。PLL回路のいわゆるゼロデシベル帯域幅は、伝達関数H(s)が1以上となる周波数範囲に対応している。これは、ユニティゲイン帯域幅fAとも呼ばれる。
帯域幅fAは、フェーズロックドループが入力の変化に対して素早く反応できるように、可能な限り大きくなければならないが、ノイズを抑制するためには、伝達関数のローパスフィルタ特性も望ましい。PLL回路速度と所望のローパス周波数特性との間で適切な妥協案を選択しなければならない。従って、所要のフィルタ特性を満たすためには、係数Kp×Kvcoを所定の範囲内に設定しなければならない。
いずれにしても、従来のフェーズロックドループは、かなりのノイズを呈するとともに、特に、フェーズロックドループがロック状態で動作していない場合には、入力の変化に対する反応が遅い。
本発明の目的は、従来の技術の前述した問題を解消するフェーズロックドループ回路(PLL回路)を提供することである。
フェーズロックドループ回路の伝達関数H(s)のフィルタ特性の先の議論は、電圧制御発振器が出力信号を生成し、その出力信号の周波数が電圧制御発振器への入力の一次関数であるという仮定に基づいている。これは理想である。実際には、電圧制御発振器30のゲイン係数Kvcoは、電圧制御発振器への入力電圧によって決まる。そのため、フェーズロックドループの動作中にループゲインK=Kp×Kvcoは動的に変化する。ループゲインKのサイズが所定の範囲を超える場合がある。その結果、ノイズ成分がもはや十分に抑制されない場合がある。PLL動作中にループゲイン係数Kが減少する場合がある。その結果、PLL回路の適応速度が著しく減少する場合がある。
添付の請求項1に係るフェーズロックドループ回路は、問題を解決する。フェーズロックドループ回路は、入力基準信号Urefと入力信号Up,inとの間の位相差ΔΦを検出するための位相比較器を備えている。位相比較器の出力Up,outは、位相検出器の動作点ΔΦ0の近傍においてKp×(ΔΦ−ΔΦ0)に等しい。フェーズロックドループ回路は、入力信号Uvco,in及び周期的な出力信号Uvco,outを有する電圧制御発振器を更に備えている。出力信号Uvco,outの角周波数ωvco,outは、VCOの動作点Uvco,in=0の近傍においてω0+Kvc0×Uvc0,inに等しい。ω0は、入力信号Uvco,inがゼロに等しいときの出力信号Uvcoの角周波数である。位相検出器ゲインKpを制御するようになっているコントローラには、フェーズロックドループ回路が更に設けられている。フェーズロックドループ回路の動作中、コントローラは、当該動作中にK=Kp×Kvcoが所定の範囲内のままとなるように、Kpを適合させる。電圧制御発振器ゲインKvcoが著しく増大する場合には、位相比較器ゲインKpが減少させられ、それにより、Kが所定の範囲内のままとなる。逆に、電圧制御発振器ゲインKvcoが減少する場合には、Kが所定の範囲内のままとなるように、位相比較器ゲインKpが最終的に増大させられる。電圧制御発振器ゲインKvcoは、電圧制御発振器への入力信号Uvco,inによって決まるため、Kpを制御することによってループゲインKを所定の範囲内に維持しなければならない。フェーズロックドループの伝達関数の特性は、ローパスフィルタ特性によって高周波ノイズが抑制され且つ適応速度が妥当な範囲内に保たれるように維持される。
コントローラは、位相検出器ゲインが1/Kvcoに比例するように位相検出器ゲインKpを制御するようになっていることが好ましい。この場合、ループゲインKは一定のままである。電圧制御発振器への入力信号Uvco,inを使用して位相比較器ゲインKpが制御される場合、位相比較器ゲインは、電圧制御発振器への入力信号Uvco,inの連続関数である。
この解決策の欠点は、入力電圧Uvco,inに連続的に依存する位相比較器ゲインKpを有する位相比較器が、一定の値の比較器ゲインKpを用いて達成され得るフェーズロックドループ回路の高いスペクトル純度をも保証しなければならないという点である。位相周波数検出器(PFD)と称される特定の位相比較器の位相比較器ゲインは電流Ipによって決定される。この電流のためのノイズ要件は、特に無線通信システムにおいて非常に厳しい。この場合、ノイズは、基本的な電流源のノイズに制限される。位相周波数検出器の電流Ipを制御するために複雑なアナログ回路が使用される場合には、フェーズロックドループ内でノイズが増大される。
従って、Kpが1/Kvcoを近似する階段関数に比例するように位相検出器ゲインKpを制御するようになっているフェーズロックドループ回路を有するコントローラを設けることが好ましい。階段関数が使用される場合には、ほとんどの動作時間においてKpが一定になるため、一定の位相検出器ゲインKpを使用する位相比較器の好ましいノイズ特性が維持される。1/Kvcoを近似するために、Kpは他の値に切り換えられる。位相検出器ゲインKpは、電圧制御発振器の入力信号Uvco,inに応じて制御されることが好ましい。電圧制御発振器への入力は、位相比較器ゲインを制御するコントローラに供給される。階段関数による関数1/Kvcoの近似は、アナログ信号のデジタル化に対応している。一定の値は、この一定の値と連続的に変化する関数1/Kvcoとの間の差が所定の範囲を超えない限り、位相検出器ゲインKpに起因している。このように、階段関数と連続関数1/Kvcoとの間の差は小さいままである。当該差は、フェーズロックドループ回路の動作中にループゲインK=Kp×Kvcoが変化する範囲を構成する。
フェーズロックドループ回路のコントローラは、所定の期間T1が経過したときに位相比較器ゲインKpの制御を停止するようになっていることが好ましい。時間T1が経過した後、即ち、フェーズロックドループの動作中においても、位相比較器ゲインKpの値が変えられる場合には、フェーズロックドループのプロセスにおけるチューニングが乱される場合がある。フェーズロックドループ等の総ての制御ループが避けられない小さな静的誤差を有しているため、微小な細部が乱れている場合がある。いくつかの定常状態のフェーズエラーが生じる場合がある。これらのエラーは、位相比較器ゲインKpによって影響される。位相比較器ゲインKpが変えられる場合にはいつでも、比較器におけるフェーズエラーよりもN倍大きい動的なフェーズエラーが電圧制御発振器において生じる。従って、適合プロセスに対する障害は、所定の時間T1が経過した後にUpの適合を停止することにより避けられる。位相比較器ゲインKpは、わずかな段階で迅速に適合される。
添付図面を参照しながら、本発明の好適な実施の形態について説明する。
本発明の好適な実施の形態が図2に示されている。本発明の実施の形態に係る図2のフェーズロックドループ(位相ロックループ)回路は、位相比較器10と、ループフィルタ20と、電圧制御発振器30と、周波数分割器40とを備えている。Urefは、PLLに供給される基準信号を表しており、また、Uvc,outは、PLLの出力信号Uoutに対応している。出力信号Uoutの周波数は、基準信号Urefの周波数に等しく、また、両方の信号は、図2のフェーズロックドループ回路がロック状態にあり且つ周波数分割器40が出力信号の周波数N=1を分割する場合、一定の位相差を有している。通常、フェーズロックドループがロック状態にある場合、出力信号の周波数は、方程式1に従って、基準信号の周波数に関連している。電圧制御発振器30の出力信号は、周波数分割器40を介して、位相比較器10の入力部へフィードバックされる。周波数分割器40は、出力信号の周波数を係数Nで割るようになっている。位相比較器10の出力信号Up,outは、位相比較器への入力信号間の位相差にKpを乗じた値とほぼ等しい。Kpは、位相比較器10のゲインである。図2の出力信号Up,outは、ループフィルタ20に供給される。ループフィルタ20は、入力信号を積分する受動フィルタを構成している。ループフィルタは、互いに一列に接続されたレジスタRとコンデンサCとからなる。ループフィルタ20の出力は、コンデンサ20の両端間の電圧降下に対応している。ループフィルタ20の伝達関数F(s)は、(R+1/sC)×Fr(s)に等しい。Rは、ループフィルタの抵抗である。Cは、積分器のキャパシタンスである。sは、i×wに等しい。ここで、i2=−1であり、wは、ループフィルタの入力部における信号の周波数である。Fr(s)は、リップルフィルタである。ループフィルタ20の出力は、電圧制御発振器30への入力であり、電圧に相当する。従って、ループフィルタ20は、位相比較器の出力電流を電圧に変換し且つループフィルタでの入力信号の高周波成分を抑制するために使用される。
ループフィルタ20の出力は、電圧制御発振器への入力Uvco,inを構成している。電圧制御発振器の出力Uvco,outは、VCOにおける入力によって制御される周波数を有している。出力信号の角周波数は、方程式(7)によって与えられる。Kvcoは、電圧制御発振器30の電圧制御発振器ゲインを構成する。入力電圧が小さな振幅を有する限り、電圧制御発振器ゲインKvcoは略一定である。しかしながら、電圧制御発振器30の入力における大きい振幅は、VCOゲインKvcoを変化させる(方程式(8)参照)。
図3は、電圧制御発振器ゲインと電圧制御発振器への入力電圧Uvco,inとの間の関係を示している。電圧制御発振器ゲインKvcoは、入力電圧の増大に伴って連続的に減少する。図3に示される電圧制御発振器ゲインKvcoの入力電圧依存状態を補償するため、図2にはコントローラ50が設けられる。電圧制御発振器への入力電圧Uvco,inは、コントローラ50にも供給される。コントローラ50は、電圧Uvco,inに応じて、位相比較器10の位相比較器ゲインKpを制御する。
図4は、コントローラ50の特性を示している。参照符号90は、図2の電圧制御発振器30における入力電圧Uvco,inに対する関数1/Kvcoのサイズを示している。参照符号100は、1/Kvcoの曲線を近似する階段関数を示している。図2のコントローラ50は、図4に示される階段関数に従って図2の位相比較器10の位相比較器ゲインKpを制御するようになっている。
図5は、図2に示される位相比較器10の詳細な描写である。位相比較器10は、位相/周波数検出器PFD70及びチャージポンプ80を備えている。位相/周波数検出器PFD70は、位相比較器10の基準信号Uref及び入力信号Up,inを受け取るための二つの入力を有している。PFD70は、Up及びDownと名付けられた二つの出力を有している。経時的に平均化されたUp信号とDown信号との間の差は、図5の位相/周波数検出器70への入力信号間の位相差に対応していることが好ましい。位相周波数検出器の出力の平均値は、各位相周波数比較中にコンデンサに電荷を蓄積することによって得られる。チャージポンプは、Up信号がDown信号よりも大きい場合にコンデンサを充電し且つDown信号がUp信号よりも大きい場合にコンデンサを放電する少なくとも一つの電流源を備えている。
図6は、コントローラ50及びタイマ60の詳細図を示している。コントローラ50への入力は、電圧制御発振器への入力に対応しているため、Uvco,outによって示されている。コントローラ50の出力は、Ucntr,outによって示されている。出力Ucntr,outは、四つの電流源Kp 0,Kp 1,Kp 2,Kp Xに接続されている。それぞれの電流源Kp X,Kp 2,Kp 1とコントローラ50の出力ラインとの間には三つのスイッチ130a,130b,130cが設けられている。コントローラの出力を通じて流れる電流は、前述のスイッチを閉じることにより増大されるものとするとよい。スイッチが閉じられる場合には、Ucntr,outにおける全電流が四つの電流源Kp 0,Kp 1,Kp 2,Kp Xの電流の合計と等しい。コントローラ50の出力を通じて流れる電流をIcと称する。この電流Icは、図5に示されるチャージポンプ8を制御するために使用される。電流Icは、チャージポンプを駆動するために使用されることが好ましく、即ち、電流Icがチャージポンプ80内のコンデンサを充電して位相周波数検出器70の出力を積分することが好ましい。スイッチ130a,130b,130cのうちの一つが閉じられれば、位相比較器のゲインKpが適切に増大する。
各スイッチ130a,130b,130cは、1ビットメモリを介して対応するオペアンプ110a,110b,110cと接続されている。コントローラ50が動作している限り、オペアンプ110a,110b,110cの出力は、1ビットメモリによって抑制されない。上記オペアンプのうちの一つにおける出力がハイレベルの場合には、対応するスイッチが閉じられる。各オペアンプは、プラス出力及びマイナス出力を有している。上記オペアンプのそれぞれのプラス入力は、レジスタR2及びコンデンサC2を介して、電圧制御発振器への入力電圧Uvco,inに接続されている。レジスタR2及びコンデンサC2は、ローパスフィルタを構成している。オペアンプ110a,110b,110cのプラス入力における電圧は、電圧制御発振器における入力電圧に等しい。オペアンプ110a,110b,110cのマイナス入力のそれぞれには一定の供給電圧Vc th1,Vc th2,Vc thXが与えられる。制御電圧Vc th1,Vc th2,Vc thXは、Vc thX>Vc th2>Vc th1が有効となるように、異なっている。オペアンプのプラス入力への入力電圧が制御電圧のうちの一つを超えると、対応するスイッチ130a,130b,130cが閉じられ、対応する電流Kp 1,Kp 2又はKp Xがコントローラの出力Ucntr,outに加えられる。
参照符号100は、グランドに接続される分圧器を示している。分圧器100には、レジスタR1とコンデンサC1とからなるローパスフィルタを介して基準電圧UdcREFが印加される。分圧器は、オペアンプ110a,110b,110cのマイナス入力への入力電圧Vc th1,Vc th2,Vc thXが固定されるように基準電圧Udcを分配する。任意的に、分圧器は、シュミットトリガ(閾値検出器)のための閾値スイッチを備えている。この場合、図6のオペアンプは、閾値検出器に取って代えられる。閾値検出器に対する制御電圧は、検出器のヒステリシスに従って変化させられる。
図6のタイマ60は、オペアンプ110a,110b,110c及び1ビットメモリ120a,120b,120cのそれぞれに接続されている。フェーズロックドループ回路を始動させた後、時間T1が経過すると、タイマ60からコントローラ50への制御信号が変化させられる。その後、メモリ120a,120b,120cは、オペアンプからのそれぞれの値を維持する。このことは、位相比較器120aの出力がハイレベルの場合に、T1が経過すると、1ビットメモリ120aがハイレベルであることを意味している。スイッチ130a,130b,130cに対するビットメモリthx,th1,th2の出力は、それぞれの1ビットメモリにおける値に対応している。従って、時間T1が経過しても、出力制御信号Ucntr,outの振幅は変わらない。
Claims (6)
- 入力基準信号Urefと入力信号Up,inとの間の位相差ΔΦを検出するための位相比較器であって、Kpが前記位相比較器の位相検出器ゲインである位相比較器と、
入力信号Uvco,inに応じて角周波数ωvco,outを有する周期的な出力信号Uvco,outを生成するための電圧制御発振器(VCO)であって、Kvcoが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器(VCO)と、
フェーズロックドループ回路の動作中にループゲインK:=Kp×Kvcoが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインKpを制御するようになっているコントローラと、
を備えることを特徴とするフェーズロックドループ回路(PLL回路)。 - 前記コントローラは、前記位相検出器ゲインKpが1/Kvcoに比例するように前記位相検出器ゲインKpを制御するようになっていることを特徴とする請求項1に記載のフェーズロックドループ回路。
- 前記コントローラは、前記位相検出器ゲインKpが1/Kvcoを近似する階段関数に比例するように前記位相検出器ゲインKpを制御するようになっていることを特徴とする請求項1に記載のフェーズロックドループ回路。
- 前記コントローラは、前記電圧制御発振器の前記入力信号Uvco,inに応じて前記位相検出器ゲインKpを制御するようになっていることを特徴とする請求項1乃至3のいずれか一項に記載のフェーズロックドループ回路。
- 前記コントローラは、所定の期間T1が経過したときにKpの制御を停止するようになっていることを特徴とする請求項1乃至4のいずれか一項に記載のフェーズロックドループ回路。
- 入力基準信号Urefと入力信号Up,inとの間の位相差ΔΦを検出するための位相比較器であって、Kpが前記位相比較器の位相検出器ゲインである位相比較器と、入力信号Uvco,inに応じて角周波数ωvco,outを有する周期的な出力信号Uvco,outを生成するための電圧制御発振器(VCO)であって、Kvcoが前記電圧制御発振器の電圧制御発振器ゲインである電圧制御発振器(VCO)とを備えるフェーズロックドループ回路(PLL回路)を制御するための方法において、
フェーズロックドループ回路の動作中にループゲインK:=Kp×Kvcoが所定の範囲内のままとなるようにフェーズロックドループ回路の動作中に前記位相検出器ゲインKpを制御するステップを含むことを特徴とする方法。
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