CN211700271U - 一种大功率双向贴片瞬态电压抑制二极管 - Google Patents

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Abstract

本实用新型公开了一种大功率双向贴片瞬态电压抑制二极管，包括N颗TVS芯片、N+1块散热板相互交错叠放而形成的叠装结构，所述叠装结构底面连接有铜块，所述叠装结构外侧有塑封体；所述塑封体从所述叠装结构顶面、侧面以及底面进行包裹；还包括跳线和框架，叠装结构顶端的散热板连接跳线的一端，跳线的另一端连接到框架；叠装结构底端连接铜块顶端，铜块底端连接到框架。在采用多层芯片及多层散热板的设计，能够成倍数的提高器件承受反向浪涌能量冲击能力的同时，还在叠装结构底面连接一个铜块，使塑封体能够从所述叠装结构顶面、侧面以及底面进行包裹，达到叠装结构顶、底两面的塑封体应力平衡，提高了最终产品可靠性水平。

Description

一种大功率双向贴片瞬态电压抑制二极管
技术领域
本实用新型涉及二极管领域，特别是一种大功率双向贴片瞬态电压抑制二极管。
背景技术
瞬态电压抑制二极管(TransientVoltageSuppressor)简称TVS，又称为钳位型二极管，是目前国际上普遍使用的一种高效能电路保护器件。当瞬态电压抑制二极管的两极受到反向瞬态高能量冲击时，它能以10-12s量级的速度，将其两极间的高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，将两极间的箝位电压位于一个预定值，有效地保护电子线路中的精密元器件，免受各种浪涌脉冲的损坏。而在高频线路的应用中，由于常规的瞬态电压抑制二极管的结电容通常只有几百pF左右，即使瞬态电压抑制二极管处于不工作的状态下，高频信号往往也会失真。因此，市场上出现了在高频应用上的低电容瞬态电压抑制二极管，既可以减小普通瞬态电压抑制二极管引入带来的信号畸变，又可以对信号中的瞬时高能量脉冲进行吸收。
为此，现有技术CN201910049100.6公开了一种大功率瞬态电压抑制器件的制造方法，包括：将N颗TVS芯片叠层设置在一起，再设置N+1块散热板，使每颗TVS芯片的上下两侧各有一块散热板，形成一叠装结构；从叠装结构两端的散热板分别引出一个连接端，并将连接端伸出塑封体，从而成倍数的提高器件承受反向浪涌能量冲击能力，其中N不小于2。
虽然，该技术在不改变封装外形尺寸的情况下，采用多层芯片(2层以上)及多层散热板(3层以上)的设计，能够成倍数的提高器件承受反向浪涌能量冲击能力。但是，如图1所示该技术中多层TVS芯片2及多层散热板3形成的叠装结构直接置于框架1上，导致叠装结构顶、底两面的塑封体应力不平衡，使得最终产品可靠性水平降低等问题。
实用新型内容
本实用新型的发明目的在于：针对现有技术存在的多层芯片及多层散热板形成的叠装结构顶、底两面的塑封体应力不平衡问题，提供一种大功率双向贴片瞬态电压抑制二极管，在叠装结构底面连接一个铜块，使塑封体能够从所述叠装结构顶面、侧面以及底面进行包裹，达到叠装结构顶、底两面的塑封体应力平衡，提高了最终产品可靠性水平。
为了实现上述目的，本实用新型采用的技术方案为：
一种大功率双向贴片瞬态电压抑制二极管，包括N颗TVS芯片、N+1块散热板相互交错叠放而形成的叠装结构，所述叠装结构底面连接有铜块，所述叠装结构外侧有塑封体；所述塑封体从所述叠装结构顶面、侧面以及底面进行包裹；所述叠装结构的每颗TVS芯片的上下两侧各有一块所述散热板，N大于或等于2；
还包括跳线和框架，所述叠装结构顶端的散热板连接所述跳线的一端，所述跳线的另一端连接到框架；所述叠装结构底端连接所述铜块顶端，所述铜块底端连接到框架。
一种大功率双向贴片瞬态电压抑制二极管，包括叠装结构、铜块、塑封体、跳线和框架，N颗TVS芯片、N+1块散热板相互交错叠放而形成的叠装结构，能够成倍数的提高器件承受反向浪涌能量冲击能力，在叠装结构底面连接一个铜块(铜块是相对于散热板面积较小的铜块，其厚度可以较散热板更厚)，使塑封体能够从所述叠装结构顶面、侧面以及底面进行包裹，达到叠装结构顶、底两面的塑封体应力平衡，提高了最终产品可靠性水平。
优选的，所述框架包括两个引脚，一个所述引脚通过所述跳线与所述叠装结构连接，另一个所述引脚与所述铜块连接。
优选的，所述引脚为平脚贴片结构，所述引脚一端被所述塑封体包裹，另一端从所述塑封体的底部伸出。
优选的，所述叠装结构包括3颗TVS芯片、4块散热板。
优选的，所述塑封体的底部设置有焊盘结构。
优选的，所述塑封体选用环氧树脂材料。
优选的，所述TVS芯片、所述散热板、所述铜块及所述跳线任意两个之间的连接均采用焊料进行焊接。
优选的，减小了封装面积，塑封体厚度不超过7.24mm，长宽不超过15.09mm，宽度不超过14.90mm，便于使用安装。
综上所述，由于采用了上述技术方案，本实用新型的有益效果是：
本实用新型的一种大功率双向贴片瞬态电压抑制二极管，包括叠装结构、铜块、塑封体、跳线和框架，在采用多层芯片(2层以上)及多层散热板(3层以上)的设计，能够成倍数的提高器件承受反向浪涌能量冲击能力的同时，通过在叠装结构底面连接一个铜块，使塑封体能够从所述叠装结构顶面、侧面以及底面进行包裹，达到叠装结构顶、底两面的塑封体应力平衡，提高了最终产品可靠性水平。
附图说明
图1是现有技术的剖面结构示意图。
其中图1中标记：1-框架，2-TVS芯片，3-散热板。
图2为本实用新型的剖面结构示意图。
图3为本实用新型中框架的结构示意图。
图4为本实用新型的立体图示意图。
其中图2-4中标记：1-框架，11-引脚一，12-引脚二，2-TVS芯片，3-散热板，4-焊料，5-铜块，6-跳线，7-塑封体。
具体实施方式
下面结合附图，对本实用新型作详细的说明。
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
如图2所示，本实施例的一种大功率双向贴片瞬态电压抑制二极管，包括3颗TVS芯片2、4块散热板3形成的叠装结构，所述叠装结构底面连接有铜块5，所述叠装结构外侧有塑封体7，塑封体7从所述叠装结构顶面、侧面以及底面对其进行包裹；所述叠装结构的每颗TVS芯片2的上下两侧各有一块散热板3。采用三层TVS芯片2叠装，每颗TVS芯片2的正负端分别连接有散热板3，利用二极管串联分压原理，通过多层小面积芯片承受了10KA的浪涌电流，极大地降低了对芯片面积的要求，可使用国产芯片替代进口芯片。同时也减小了封装面积，塑封体厚度不超过7.24mm，长宽不超过15.09mm，宽度不超过14.90mm，便于使用安装，如图4。
还包括跳线6和框架1，塑封体7安装在框架1上，框架1的俯视图如图3，框架1上有连接跳线的引脚一11和连接铜块的引脚二12，所述叠装结构顶端的散热板3连接所述跳线的一端，所述跳线6的另一端连接到框架的引脚一11；所述叠装结构底端连接所述铜块5顶端，所述铜块底端连接到框架的引脚二12。引脚一11、引脚二12均为平脚贴片结构，其一端被所述塑封体7包裹，另一端从所述塑封体7的底部水平侧面伸出，高度不超过塑封体高度7，焊接面与塑封体7在同一水平面，可以使用SMT自动安装于PCB板表面，通过回流焊焊接上板，无需插孔焊接。在叠装结构底面连接一个铜块5，使塑封体7能够从所述叠装结构顶面、侧面以及底面进行包裹，达到叠装结构顶、底两面的塑封体应力平衡，提高了最终产品可靠性水平。
作为本实用新型，所述塑封体7采用压塑工艺，选用压塑环氧树脂，成分主要为环氧树脂和二氧化硅，对比传统浇灌工艺，具有更好的散热性，并通过底部大面积焊盘设计改进散热，获得更低的热阻，可承受更大的功率。
综上所述，由于采用了上述技术方案，器件面积减小，使用国产小面积芯片替代进口大面积芯片，贴片式封装设计，可使用SMT自动上板，其散热性更好，热阻更低，可承受10KA浪涌电流，达到了芯片两端的塑封体应力平衡，提高了最终产品可靠性水平。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种大功率双向贴片瞬态电压抑制二极管，其特征在于，包括N颗TVS芯片、N+1块散热板相互交错叠放而形成的叠装结构，所述叠装结构底面连接有铜块，所述叠装结构外侧有塑封体；所述塑封体从所述叠装结构顶面、侧面以及底面进行包裹；所述叠装结构的每颗TVS芯片的上下两侧各有一块所述散热板，N大于或等于2；
还包括跳线和框架，所述叠装结构顶端的散热板连接所述跳线的一端，所述跳线的另一端连接到框架；所述叠装结构底端连接所述铜块顶端，所述铜块底端连接到框架。
2.根据权利要求1所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述框架包括两个引脚，一个所述引脚通过所述跳线与所述叠装结构连接，另一个所述引脚与所述铜块连接。
3.根据权利要求2所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述引脚为平脚贴片结构，所述引脚一端被所述塑封体包裹，另一端从所述塑封体的底部伸出。
4.根据权利要求1所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述叠装结构包括3颗TVS芯片、4块散热板。
5.如权利要求1所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述塑封体的底部设置有焊盘结构。
6.如权利要求1所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述塑封体选用环氧树脂材料。
7.如权利要求1所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述TVS芯片、所述散热板、所述铜块及所述跳线任意两个之间相互焊接。
8.如权利要求1-7任一所述的一种大功率双向贴片瞬态电压抑制二极管，其特征在于，所述塑封体厚度小于或等于7.24mm，且长度小于或等于15.09mm，且宽度小于或等于14.90mm。
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* Cited by examiner, † Cited by third party
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