CN211045446U - 半导体器件结构 - Google Patents

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CN211045446U CN202020032116.4U CN202020032116U CN211045446U CN 211045446 U CN211045446 U CN 211045446U CN 202020032116 U CN202020032116 U CN 202020032116U CN 211045446 U CN211045446 U CN 211045446U
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穆罕默德·T·库杜斯
M·马德浩克卡
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Abstract

本实用新型题为“半导体器件结构”。半导体器件结构包括具有有源区域和终端区域的半导体材料区域。有源结构设置在所述有源区域中，并且终端结构设置在所述终端区域中。在一个实施方案中，所述终端结构包括终端沟槽和在所述终端沟槽内的导电结构，并且通过电介质结构与所述半导体材料区域电隔离。电介质层设置成与所述终端沟槽重叠，以提供所述终端结构作为浮动结构。肖特基接触区域设置在所述有源区域内。导电层电连接到所述肖特基接触区域，并且所述第一导电层延伸到所述电介质层的表面上并与所述终端沟槽的至少一部分横向重叠。

Description

半导体器件结构
相关申请的交叉引用
本申请是申请日为2019年04月24日，申请号为“201920573186.8”的题为“半导体器件结构”的中国专利申请的分案申请。
技术领域
本实用新型整体涉及半导体器件结构。
背景技术
肖特基器件是表现出低正向电压降和非常快速切换动作的一种半导体器件类型。与常规PN结二极管相比，较低的正向电压降转化为以热形式耗散掉的较少的能量，从而提供改善的系统效率和更高的切换速度。这使得肖特基器件更适合需要更高效功率管理的应用。此类应用包括无线和汽车设备、用于LCD/小键盘背光的升压转换器、发动机控制器、汽车照明、充电电路以及其他较小和较大的信号应用。
随着要求进一步改善这些应用和其他应用中的电池寿命，市场需要更高效的设备，诸如具有较低功率耗散、较高功率密度和较小管芯尺寸的肖特基器件。一些肖特基器件使用绝缘沟槽门控结构形成，其在一些区域具有改善的性能。现有绝缘沟槽栅肖特基器件通常使用带有多晶硅间隔部(其中多晶硅间隔部至少之一与阳极电极电连接)的单个宽终端沟槽作为终端结构，这对于大多数器件来说可能易于实现。例如，可以在单个掩模步骤中与有源沟槽同时形成用于终端结构的宽终端沟槽。然而，随着包括绝缘沟槽栅肖特基器件在内的功率器件的器件几何形状持续缩小，在提供最佳击穿电压和避免与电连接到多晶硅间隔部相关联的光刻对准问题方面存在某些挑战。
因此，期望具有终端结构和用于形成半导体器件的终端结构的方法，诸如支持较小几何形状并克服与现有结构相关联的问题的绝缘沟槽栅肖特基器件。此外，所述结构和方法具有成本效益且易于整合到已有的工艺流程中也是有益的。此外，与现有结构相比，提供设计灵活性和相等或更好的电性能的结构和方法也是有益的。
发明内容
在一方面，提供了一种半导体器件结构，包括：
半导体材料区域，所述半导体材料区域包括：
第一导电类型；
第一主表面；
第二主表面，所述第二主表面与所述第一主表面相对；
有源区域；以及
终端区域；
有源结构，所述有源结构设置在所述有源区域中并包括：
第一有源沟槽，所述第一有源沟槽从所述第一主表面延伸到所述半导体材料区域中至第一深度；以及
第一导电结构，所述第一导电结构在所述第一有源沟槽内并通过第一电介质结构与所述半导体材料区域电隔离，其中所述第一有源沟槽具有靠近所述第一主表面的第一宽度；
终端结构，所述终端结构设置在所述终端区域中并包括：
第一终端沟槽，所述第一终端沟槽从所述第一主表面延伸到所述半导体材料区域中至第二深度；
第二导电结构，所述第二导电结构在所述第一终端沟槽内并通过第二电介质结构与所述半导体材料区域电隔离，其中：
所述第一终端沟槽包括：
靠近所述第一主表面的第二宽度；
第一侧表面；
第二侧表面，所述第二侧表面与所述第一侧表面相对；
以及
第一下表面，所述第一下表面在所述第一侧表面和所述第二侧表面之间延伸；
所述第一侧表面插置在所述第二侧表面和所述第一有源沟槽之间；以及
所述第二导电结构包括：
第一导电间隔部，所述第一导电间隔部设置成靠近所述第一终端沟槽的所述第一侧表面；以及
第二导电间隔部，所述第二导电间隔部设置成靠近所述第一终端沟槽的所述第二侧表面；以及
电介质层，所述电介质层设置成覆盖所述第一主表面的一部分并与所述第一导电间隔部重叠并与所述第二导电间隔部重叠；
肖特基接触结构，所述肖特基接触结构邻近所述第一主表面设置在所述第一有源沟槽的相对侧上；
第一掺杂区域，所述第一掺杂区域在所述半导体材料区域中与所述第一终端沟槽的第一侧表面邻近并从所述第一主表面延伸至第三深度；
第二掺杂区域，所述第二掺杂区域在所述半导体材料区域中与所述第一终端沟槽的第二侧表面邻近并从所述第一主表面延伸至第四深度；
以及
第一导电层，所述第一导电层设置成覆盖所述第一主表面并电耦合到所述肖特基接触结构。
在另一方面，提供了一种半导体器件结构，包括：
半导体材料区域，所述半导体材料区域包括：
第一导电类型；
第一主表面；
第二主表面，所述第二主表面与所述第一主表面相对；
有源区域；以及
终端区域；
有源结构，所述有源结构设置在所述有源区域中并包括：
第一有源沟槽，所述第一有源沟槽从所述第一主表面延伸到所述半导体材料区域中至第一深度；以及
第一导电结构，所述第一导电结构在所述第一有源沟槽内并通过第一电介质结构与所述半导体材料区域电隔离，其中所述第一有源沟槽具有靠近所述第一主表面的第一宽度；
终端结构，所述终端结构设置在所述终端区域中并包括：
电介质层，所述电介质层覆盖所述第一主表面，所述电介质层具有电介质层内边缘；
第一掺杂区域，所述第一掺杂区域在所述半导体材料区域中并包括：
与所述第一导电类型相反的第二导电类型；
第一掺杂区域外边缘；以及
第一掺杂区域内边缘，其中
所述第一掺杂区域内边缘插置在所述第一掺杂区域外边缘和所述第一有源沟槽之间；
所述半导体材料区域的一部分横向地插置在所述第一掺杂区域内边缘和所述第一有源沟槽之间；
所述电介质层内边缘插置在所述第一掺杂区域外边缘和所述第一掺杂区域内边缘之间；以及
所述终端结构没有终端沟槽；
肖特基接触结构，所述肖特基接触结构邻近所述第一主表面设置在所述第一有源沟槽的相对侧上，其中，所述肖特基接触结构的一部分在所述第一掺杂区域中；以及
第一导电层，所述第一导电层设置成覆盖所述第一主表面并且电耦合到所述肖特基接触结构，所述第一导电层覆盖所述电介质层并与所述第一掺杂区域外边缘重叠。
在还一方面，提供了一种半导体器件结构，包括：
半导体材料区域，所述半导体材料区域包括：
第一导电类型；
第一主表面；
第二主表面，所述第二主表面与所述第一主表面相对；
有源区域；以及
终端区域；
有源结构，所述有源结构设置在所述有源区域中并包括：
第一有源沟槽，所述第一有源沟槽从所述第一主表面延伸到所述半导体材料区域中至第一深度；以及
第一导电结构，所述第一导电结构在所述第一有源沟槽内并通过第一电介质结构与所述半导体材料区域电隔离，其中所述第一有源沟槽具有靠近所述第一主表面的第一宽度；
终端结构，所述终端结构设置在所述终端区域中并包括：
第一终端沟槽，所述第一终端沟槽从所述第一主表面延伸到所述半导体材料区域中至第二深度；
第二导电结构，所述第二导电结构在所述第一终端沟槽内并电耦合到所述半导体材料区域，其中：
所述第一终端沟槽不具有电介质结构；
所述第一终端沟槽包括：
靠近所述第一主表面的第二宽度；
第一侧表面；
第二侧表面，所述第二侧表面与所述第一侧表面相对；
以及
第一下表面，所述第一下表面在所述第一侧表面和所述第二侧表面之间延伸；以及
所述第一侧表面插置在所述第二侧表面和所述第一有源沟槽之间；以及
电介质层，所述电介质层设置成覆盖所述第一主表面的一部分并与所述第一终端沟槽的第二侧表面重叠；
肖特基接触结构，所述肖特基接触结构邻近所述第一主表面设置在所述第一有源沟槽的相对侧上；以及
第一导电层，所述第一导电层设置成覆盖所述第一主表面并电耦合到所述肖特基接触结构，所述第一导电层覆盖所述电介质层并与所述第一终端沟槽重叠。
附图说明
图1至图16示出了根据本说明书的具有终端结构的半导体器件的局部剖视图；
图17和图18示出了根据本说明书的半导体器件的局部剖视图；
图19至图22示出了根据本说明书的具有终端结构的半导体器件的局部剖视图；
图23示出了根据本说明书的半导体器件的局部剖视图；
图24示出了根据本说明书的具有终端结构的半导体器件的局部剖视图；
图25和图26示出了根据本说明书的半导体器件的局部剖视图；并且
图27至图44示出了根据本说明书的具有终端结构的半导体器件的局部剖视图。
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，载流电极是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极、或者二极管的阴极或阳极，并且控制电极是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照本说明可行的。为使附图简洁，器件结构的某些区域(诸如掺杂区域或电介质区域)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不具有精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时是指半导体区域、晶圆或衬底的与另一种材料诸如电介质、绝缘体、导体或多晶半导体形成界面的表面。主表面可具有沿x、y和z方向变化的形貌特征。如本文所用，术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定示例的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应当受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本实用新型教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在…期间”、“在…同时”和“当…时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，术语“在…同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍值或位置恰好为声明的值或位置。除非另外指明，否则本文使用的短语“在…之上”或“在…上”包括指定的元件可直接或间接物理接触的取向、放置或关系。除非另外指明，否则如本文所用，短语“与…重叠”包括指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对准的取向、放置或关系。还应当理解，下文将适当举例说明并描述的示例可具有缺少本文未明确公开的任何元件的示例，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
一般而言，本示例涉及半导体器件，其具有有源器件区域和终端区域作为半导体材料区域的一部分。终端结构设置在终端区域内，并且包括终端沟槽和设置在半导体材料区域内的导电结构。导电结构通过电介质结构与半导体材料区域电隔离。电介质层设置成覆盖终端沟槽的至少一部分，并且导电层横向延伸以覆盖电介质层，从而提供场板构型。在一些示例中，终端结构是电浮动的。在其他示例中，导电结构包括设置在终端沟槽的相对侧表面上的一对导电间隔部结构。在一些示例中，导电间隔部结构中最外面的一个可以电连接到导电层。在一些示例中，两个导电间隔部都是电浮动的。在一些示例中，终端结构包括多个(即，多于一个)终端沟槽，每个终端沟槽具有设置在其中的导电结构，其通过电介质结构与半导体材料区域电隔离。在一些示例中，终端沟槽具有不同的宽度和/或不同的深度。在其他示例中，导电层可以通过靠近终端沟槽中的一个或多个的下表面的开口电连接到半导体材料区域。在附加示例中，多个终端结构可包括终端沟槽彼此对接的合并结构。在更进一步的示例中，导电类型与半导体材料区域相反的掺杂区域可以设置在靠近终端沟槽和/或有源沟槽的各种位置处。
本文描述的终端结构示例被构造为除了其他之外还改善半导体器件的电性能，诸如包括沟槽栅肖特基整流器器件的肖特基整流器器件。更具体地，终端结构被构造为在例如反向偏压条件下管理、控制或减少半导体器件中电场累积的影响。在实践中发现，本文描述的结构与相关器件相比至少提供了相同的电性能；未发现对有源器件的性能有实质性影响；对于较低电压器件(例如20伏器件)到较高电压器件(例如300伏或更高)是可构造的或可扩展的；与现有的工艺流程或集成方案兼容，节省了制造成本；并提供更稳固的半导体器件。
更具体地，在一个示例中，半导体器件结构包括半导体材料区域，其包括第一导电类型、第一主表面、与第一主表面相对的第二主表面、有源区域和终端区域。有源结构设置在有源区域中，并且包括：第一有源沟槽，其从第一主表面延伸到半导体材料区域中第一深度；和第一导电结构，其在第一有源沟槽内并且通过第一电介质结构与半导体材料区域电隔离。终端结构设置在终端区域中，并且包括：第一终端沟槽，其从第一主表面延伸到半导体材料区域中第二深度；和第二导电结构，其在第一终端沟槽内并且通过第二电介质结构与半导体材料区域电隔离。电介质层设置成覆盖第一主表面并与第一终端沟槽重叠，以提供终端结构作为电浮动结构。肖特基接触区域邻近第一主表面设置在第一有源沟槽的相对侧上。第一导电层设置成覆盖第一主表面并电耦合到肖特基接触区域，其中第一有源沟槽具有靠近第一主表面的第一宽度，第一终端沟槽具有靠近第一主表面的第二宽度，第二宽度和第一宽度基本相等，并且第一导电层延伸到电介质层的表面上并与第一终端沟槽的至少一部分横向重叠。
在另一个示例中，半导体器件结构包括半导体材料区域，其具有第一导电类型、第一主表面、与第一主表面相对的第二主表面、有源区域和终端区域。有源结构设置在有源区域中，并且包括：第一有源沟槽，其从第一主表面延伸到半导体材料区域中第一深度；和第一导电结构，其在第一有源沟槽内并且通过第一电介质结构与半导体材料区域电隔离，其中第一有源沟槽具有靠近第一主表面的第一宽度。终端结构设置在终端区域中，并且包括：第一终端沟槽，其从第一主表面延伸到半导体材料区域中第二深度；和第二导电结构，其在第一终端沟槽内并且通过第二电介质结构与半导体材料区域电隔离。第一终端沟槽包括靠近第一主表面的第二宽度、第一侧表面、与第一侧表面相对的第二侧表面以及在第一侧表面和第二侧表面之间延伸的第一下表面。第一侧表面插置在第二侧表面和第一有源沟槽之间；并且第二导电结构包括：第一导电间隔部其靠近第一终端沟槽的第一侧表面设置；和第二导电间隔部，其靠近第一终端沟槽的第二侧表面设置。电介质层设置成覆盖第一主表面的一部分，并且与第一导电间隔部重叠，并且与第二导电间隔部重叠。开口靠近第一终端沟槽的第一下表面设置在电介质层内。肖特基接触区域邻近第一主表面设置在第一有源沟槽的相对侧上。第一导电层设置成覆盖第一主表面并且电耦合到肖特基接触区域，并且第一导电层进一步与开口中的半导体材料区域电连通。
在又一个示例中，半导体器件结构包括半导体材料区域，其具有第一导电类型、第一主表面、与第一主表面相对的第二主表面、有源区域和终端区域。有源结构设置在有源区域中，并且包括：第一有源沟槽，其从第一主表面延伸到半导体材料区域中第一深度；和第一导电结构，其在第一有源沟槽内并且通过第一电介质结构与半导体材料区域电隔离，其中第一有源沟槽具有靠近第一主表面的第一宽度。终端结构设置在终端区域中，并且包括：第一终端沟槽，其从第一主表面延伸到半导体材料区域中第二深度；和第二导电结构，其在第一终端沟槽内并且通过第二电介质结构与半导体材料区域电隔离。第一终端沟槽包括靠近第一主表面的第二宽度、第一侧表面、与第一侧表面相对的第二侧表面以及在第一侧表面和第二侧表面之间延伸的第一下表面。第一侧表面插置在第二侧表面和第一有源沟槽之间。第二导电结构包括：第一导电间隔部，其靠近第一终端沟槽的第一侧表面设置；和第二导电间隔部，其靠近第一终端沟槽的第二侧表面设置。终端结构还包括：第二终端沟槽，其从第一主表面延伸到半导体材料区域中第三深度；和第三导电结构，其在第二终端沟槽内并且通过第三电介质结构与半导体材料区域电隔离。第二终端沟槽包括靠近第一主表面的第三宽度、第三侧表面、与第二终端沟槽的第三侧表面相对的第四侧表面以及在第三侧表面和第四侧表面之间延伸的第二下表面。第二终端沟槽的第三侧表面插置在第二终端沟槽的第四侧表面和第一有源沟槽之间。第三导电结构包括：第三导电间隔部其靠近第二终端沟槽的第三侧表面设置；和第四导电间隔部，其靠近第二终端沟槽的第四侧表面设置。电介质层设置成覆盖第一主表面的一部分，并且与第一导电间隔部、第二导电间隔部、第三导电间隔部和第四导电间隔部重叠。开口靠近第一终端沟槽的第一下表面设置在电介质层内。肖特基接触区域邻近第一主表面设置在第一有源沟槽的相对侧上。第一导电层设置成覆盖第一主表面并且电耦合到肖特基接触区域。第一导电层延伸到第一终端沟槽和第二终端沟槽中。第一导电间隔部和第三导电间隔部被构造为电浮动的。第一导电层进一步与开口中的半导体材料区域电连通。在另一个示例中，肖特基接触区域的一部分可以设置在邻近开口的半导体材料区域内。
图1示出了根据本说明书的下述各项的放大的局部剖视图：电子器件10A、半导体器件10A、肖特基二极管器件10A或沟槽肖特基整流器10A，其在半导体材料区域11的边缘部分101或终端部分101中具有终端结构100A或终端沟槽结构100A，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。在本示例中，半导体材料区域11包括主表面18和相对的主表面19。半导体材料区域11可包括体半导体衬底12，诸如N型硅衬底，其电阻率为在约0.001ohm-cm至约0.005ohm-cm的范围内。以举例的方式，衬底12可以掺杂有磷、砷或锑。在其他示例中，衬底12可以是具有相似电阻率范围的P型硅衬底。
在一些示例中，半导体材料区域11还包括半导体层14、掺杂区域14或掺杂层14，其可以形成在衬底12中、衬底上或覆盖该衬底。在一个示例中，当衬底12是N型导电性时，半导体层14可以是N型导电区域或层，并且可以使用外延生长技术、离子注入和扩散技术或本领域技术人员已知的其他技术形成半导体层14。在其他示例中，半导体层14可以是P型导电性。在一个示例中，半导体层14包括半导体材料区域11的主表面18。应当理解，半导体材料区域11、半导体衬底12和/或半导体层14可包括其他类型的材料，包括但不限于异质结半导体材料，并且半导体衬底12和半导体层14可各自包括不同的材料。此类材料可包括本领域技术人员已知的SiGe、SiGeC、SiC、GaN、AlGaN和其他类似的材料。
在一些示例中，半导体层14具有小于衬底12的掺杂物浓度的掺杂物浓度。可选择半导体层14的掺杂物浓度和/或掺杂物分布以提供所需的击穿电压和正向电压降。更具体地，在20伏器件的示例中，半导体层14具有的厚度为在大约1.5微米至大约2.5微米的范围内并且掺杂物浓度为在大约1.0×1016个原子/立方厘米至大约1.0×1017个原子/立方厘米的范围内。在30伏器件的示例中，半导体层14具有的厚度为在大约2.25微米至大约3.25微米的范围内并且掺杂物浓度为在大约1.5×1016个原子/立方厘米至大约8.0×1016个原子/立方厘米的范围内。在40伏器件的示例中，半导体层14具有的厚度为在大约2.7微米至大约4.5微米的范围内并且掺杂物浓度为在大约1.0×1016个原子/立方厘米至大约6.0×1016个原子/立方厘米的范围内。
在本示例中，终端结构100A包括从主表面18延伸到半导体材料区域11中的一个或多个第一沟槽21或终端沟槽21，并且有源结构102包括从主表面18延伸到半导体材料区域11的其他部分中的第二沟槽23或有源沟槽23。在一些示例中，终端沟槽21彼此横向间隔开，半导体材料区域11的一部分插置在相邻的终端沟槽21之间。有源沟槽23可以彼此横向间隔开，半导体材料区域11的其他部分插置在相邻的有源沟槽23之间。在一些示例中，终端沟槽21设置在半导体材料区域11的边缘部分101内，以便横向围绕有源沟槽23。在一些示例中，终端沟槽21中的至少一个完全围绕并包围有源结构102。
在本示例中，终端沟槽21和有源沟槽23可以从主表面18朝向半导体衬底12延伸到半导体层14中。在一些示例中，终端沟槽21和有源沟槽23可以延伸到半导体衬底12中。在其他示例中，终端沟槽21和有源沟槽23可以终止于半导体层14内，从而保留半导体层14的一部分插置在终端沟槽21和有源沟槽23的下表面与半导体衬底12之间。在本示例中，靠近主表面18的终端沟槽21的宽度21A基本上等于靠近主表面18的有源沟槽23的宽度23A。在一些示例中，宽度21A和宽度23A可以为在大约0.1微米至大约2.0微米的范围内。在本示例中，终端沟槽21中的每个的深度21B基本上等于有源沟槽23的深度23B。如将在随后的其他示例中解释的，终端沟槽21可以相对于彼此和/或相对于有源沟槽23具有不同的深度。此外，有源沟槽23可以具有相对于彼此不同的深度。
可以同时或在不同的制造步骤中形成终端沟槽21和有源沟槽23。在一些示例中，可以使用一个或多个光刻掩模步骤。此外，可以使用下述技术蚀刻终端沟槽21和有源沟槽23：具有碳氟化合物化学作用或氟化化学作用(例如SF6/O2)或其他化学作用的等离子体蚀刻技术或本领域技术人员已知的移除技术。湿蚀刻剂也可以单独或与其他移除技术结合用于形成终端沟槽21和有源沟槽23。
在本示例中，终端沟槽21中最里面的一个与有源沟槽23中最外面的一个间隔距离21C或间距21C，并且终端沟槽21中最里面的一个与下一个相邻的终端沟槽21间隔距离21D或间距21D。在本示例中，距离21C基本上等于距离21D。如将在随后的其他示例中解释的，距离21C和21D以及其他终端沟槽之间的间隔或间隙可以不同。
终端沟槽结构100A还包括邻接终端沟槽21的侧壁表面和下表面设置的电介质层212、电介质区域212或电介质结构212，如图1中大体所示。电介质层212各自限定终端沟槽21的表面，其包括下表面210，该下表面210设置成从主表面18向内进入半导体材料区域11中的一定距离处。应当理解，下表面210可能不平坦，而是可以具有其他形状，包括但不限于弯曲的、倒圆的、部分弯曲的或部分倒圆的形状。在一个示例中，电介质层212可以是热氧化物，其具有的厚度为在大约0.05微米至大约0.5微米的范围内。在其他示例中，电介质层212可以是其他类型的氧化物、氮化物、高K电介质、它们的组合或本领域技术人员已知的其他电介质材料。
终端沟槽结构100A还包括沿着邻接或至少邻近电介质层212的表面提供的导电结构217、导电层217、导电区域217、导电结构217或导电材料217。在一个示例中，导电材料217可以是导电多晶材料，诸如掺杂多晶硅(例如N型或P型)。
在一个示例中，电介质层219、电介质区域219或电介质结构219设置成覆盖器件10A的边缘部分101内的主表面18。在本示例中，电介质层219可以是与终端沟槽结构100A横向重叠的连续层，由此使得终端沟槽结构100A被构造为电浮动结构。这不同于相关器件，在相关器件中，有意与终端沟槽结构内的导电材料接触，由此使得先前的终端沟槽结构电连接到阳极电极。
在一些优选示例中，电介质层219完全与终端结构100A重叠，并且横向延伸直到器件10A的有源区域103或者稍微在器件10A的有源区域103内延伸。在一些示例中，电介质层219的边缘219A被构造为建立有源区域103的周界，由此使得电介质层219的其他部分不设置在有源区域103内。换句话说，在一些示例中，除了有源区域103过渡到终端区域101的地方，有源区域103被设置成缺乏或不存在电介质层219。
在一个示例中，电介质层219可以是沉积的电介质材料，诸如沉积氧化物、沉积氮化物、它们的组合或本领域技术人员已知的其他电介质材料。在一个示例中，电介质层219可以是使用正硅酸乙酯(“TEOS”)源、使用等离子体增强化学气相沉积(“PECVD”)或低压化学气相沉积(“LPCVD”)沉积的氧化物，并可以具有的厚度为在大约0.2微米至大约1.0微米的范围内。在其他示例中，电介质层219可以是热氧化物层或热氧化物与一种或多种沉积电介质的组合，诸如一种或多种沉积氧化物层(掺杂或未掺杂)和/或沉积氮化物层中的一种或多种。
在一个示例中，有源沟槽结构102还包括栅极电介质区域222、栅极电介质层222、电介质层222、电介质区域222或电介质结构222，其被设置为邻接有源沟槽23的侧壁表面和下表面。电介质层222限定有源沟槽23的表面，包括有源沟槽23的下表面230。应当理解，下表面230可能不平坦，而是可以具有其他形状，包括但不限于弯曲的、倒圆的、部分弯曲的或部分倒圆的形状。在一个示例中，电介质层222包括干和湿氧化物，其具有的厚度为在大约0.01微米至大约1.5微米的范围内。在一个示例中，电介质层222可以包括氮化物、五氧化二钽、二氧化钛，钛酸锶钡、高k电介质材料、它们的组合或本领域普通技术人员已知的其他相关或等同材料。在一些示例中，电介质层212和电介质层222可为相同的材料。在一些示例中，可以在相同工艺步骤期间形成电介质层212和电介质层222。
在本示例中，电介质层212可以沿着终端沟槽21的侧壁表面和下表面具有基本上均匀的厚度，并且电介质层222可以沿着有源沟槽23的侧壁表面和下表面具有基本上均匀的厚度。如稍后将解释的，电介质层212和/或电介质层222中的一个或多个的厚度可以是不均匀的。也就是说，这些层可以包括较厚部分和较薄部分的组合。
有源沟槽结构102还包括沿着邻接或至少邻近电介质层222的表面提供的导电结构237、导电层237、导电区域237、栅极电极237或导电材料237。在一个示例中，导电材料237可以是导电多晶材料，诸如掺杂多晶硅(例如N型或P型)。根据本说明书，终端沟槽结构100A内的导电材料217的导电类型可以与有源沟槽结构内的导电材料237的导电类型不同或可以相同。例如，终端沟槽结构100A中的一个或多个中的导电材料217可以是P型，并且有源沟槽结构102中的导电材料237可以是N型。此外，导电材料217的掺杂物浓度可以不同于导电材料237的掺杂物浓度。例如，导电材料237可以是更重掺杂的N型，并且导电材料217可以是更轻掺杂的P型。此外，导电材料217的掺杂物浓度在终端沟槽21中的不同的终端沟槽中可以不同。以举例的方式，终端沟槽21中最里面的一个中的导电材料217可以比终端沟槽21中最外面的一个中的导电材料217掺杂得更重。应当理解，关于导电材料217和导电材料237的导电类型和掺杂物浓度的前述描述适用于本文描述的示例中的任一个。
导电材料217和237可以使用例如LPCVD或PECVD处理技术形成，并且可以原位掺杂或在它们形成之后掺杂。在一些示例中，导电材料217和237可以具有的厚度为在大约0.3微米至约2.0微米的范围内，并且导电材料237可以掺杂有磷并且可以具有的掺杂物浓度为1.0×1020个原子/立方厘米或更高。在一些示例中，终端沟槽21和有源沟槽23可以具有倾斜的侧壁。
根据本示例，终端沟槽结构100A被构造为改善器件10A的电性能。例如，终端沟槽结构100A被构造为当器件10A在反向偏压条件下操作时扩展电场，从而改善击穿电压性能。
在一些示例中，终端沟槽结构100A还包括掺杂区域24，其设置成从主表面18延伸到邻接或至少靠近终端沟槽21的上侧表面的半导体材料区域11中，如图1中大体所示。在本示例中，邻近终端沟槽21设置的掺杂区域24彼此横向间隔开，以使得半导体材料区域11的一部分插置在至少一些掺杂区域24之间，如图1中大体所示。在本示例中，电介质层219与邻近终端沟槽21设置的掺杂区域24完全重叠，以使得这些掺杂区域24类似于终端沟槽结构100A电浮动。
掺杂区域24包括导电类型与半导体层14的导电类型相反的掺杂物。在本示例中，当半导体层14是N型时，掺杂区域24是P型。在一些示例中，可以使用离子注入和退火技术形成掺杂区域24。以举例的方式，掺杂区域24可以使用倾斜硼离子注入形成，注入剂量为在约2.0×1014个原子/平方厘米至约7.0×1014个原子/平方厘米的范围内，能量为大约10keV。在一个示例中，使用的注入剂量为约5.0×1014个原子/平方厘米。在其他示例中，可以通过化学气相沉积和扩散技术形成掺杂区域24，或者可以使用导电结构217作为掺杂物源的扩散技术形成掺杂区域24。掩模技术可以用来限定掺杂区域24的位置。也可以使用本领域技术人员已知的其他掺杂技术。根据本示例，掺杂区域24被构造为与终端沟槽结构100A结合，以增强器件10A的电性能。
器件10A还包括邻接主表面18的部分设置的肖特基接触区域26、接触区域26、导电层26、一个或多个导电区域26或导电材料26。在一些示例中，导电材料26也可以设置成邻接有源沟槽结构102内的导电材料237的上表面部分。在本示例中，导电材料26不设置成邻接终端沟槽结构100A中的导电材料217的上表面部分。换句话说，导电材料217在器件10A中被设置成缺乏或不存在导电材料26。
导电材料26包括被构造为提供具有半导体材料区域11或半导体层14的肖特基势垒结构的材料。此类材料可包括铂、镍铂(具有各种铂原子重量百分比，例如，约1％至约80％，在一些示例中选择5％)、钛、钛钨、铬和/或能够形成本领域技术人员已知的肖特基势垒的其他材料。
在一些示例中，器件10A还包括掺杂区域240，其设置成从主表面18延伸到邻接或至少靠近有源沟槽23的上侧表面的半导体材料区域11中，如图1中大体所示。掺杂区域240被构造为减少器件10A中的漏电流。在本示例中，一对掺杂区域240设置在器件10A中有源沟槽23中最外面的一个的两侧，并且单个掺杂区域240仅设置在有源沟槽23中下一个最外面的一个的一侧，如图1中大体所示。换句话说，在一些示例中，掺杂区域240仅设置在最外面的两个有源沟槽23上。根据本示例，导电材料26的一部分26A设置成插置在电介质层219的边缘219A和掺杂区域240中最外面的一个之间，以使得肖特基势垒区域形成在器件10A的部分26A处。除了其他之外，这为器件10A提供了附加的肖特基势垒区域。它还为邻接终端沟槽的台面区域提供保护以免受光刻未对准的影响。掺杂区域240可以以与前述掺杂区域24相似的方式提供。在其他示例中，使用或多或少(包括没有)掺杂区域24和240。
导电层44形成为覆盖主表面18，并且导电层46形成为覆盖主表面19。导电层44和46可以被构造为在器件10A与下一级组件诸如半导体封装结构或印刷电路板之间提供电连接。根据本示例，导电层44电连接到肖特基接触区域26。此外，导电层44的一部分44A或场板部分44A是终端结构100A的一部分。在本示例中，场板部分44A横向延伸覆盖电介质层219，以与终端沟槽21中最里面的一个完全重叠，如图1中大体所示。在其他示例中，场板部分44A设置成横向延伸，以至少部分地覆盖终端沟槽21中最外面的一个，如图1中大体所示。在其他示例中，场板部分44A横向延伸以与所有终端沟槽21和所有掺杂区域24重叠。
在一个示例中，导电层44可以是钛/氮化钛/铝铜或本领域技术人员已知的其他相关或等同材料，并且被构造为用于器件10A的第一电流承载电极或端子440或阳极电极440。在一个示例中，导电层46可为可焊接的金属结构，诸如钛镍银、铬镍金或本领域技术人员已知的其他相关或等同材料。在所示的示例中，导电层46提供用于器件10A的第二电流承载电极或端子460或阴极电极460。
根据本示例，终端结构100A设置有用于优化器件10A的电性能的多个设计参数，包括例如终端沟槽结构的数量(例如，一个或多个)、电浮动的终端沟槽(例如，与器件的阳极和阴极电去耦)的数量、终端沟槽宽度和深度(例如，基本上相等或不同)、最外面的有源沟槽和最里面的终端沟槽之间的间距、相邻终端沟槽之间的间距、终端沟槽内导电材料的掺杂物导电类型(例如，P型或N型)、终端沟槽内导电材料的掺杂物浓度变化、掺杂区域24和240的使用和位置、掺杂区域24和240的宽度、深度和掺杂物浓度以及导电场板44A与终端沟槽重叠的量。实验结果表明，具有终端结构100A的器件10A具有与相关器件相似或更好的电性能。
与相关器件相比，器件10A的一个优点是终端沟槽21的宽度21A类似于宽度23A，这在一些示例中简化了处理，并且减小了半导体材料区域11上的应力，从而提高了可靠性等。器件10A的其他优点包括但不限于易于制造、易于匹配终端沟槽和有源沟槽的深度，并且与以前的器件相比，终端沟槽的宽度更窄增加了制造产量。
图2示出了根据本说明书的下述各项的局部剖视图：电子器件10B、半导体器件10B、肖特基二极管器件10B或沟槽肖特基整流器10B，其在半导体材料区域11的边缘部分101中具有终端结构100B或终端沟槽结构100B，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10B类似于器件10A，并且下文将仅对它们之间的差异进行描述。在本示例中，终端结构100B包括深度21B小于有源沟槽23的深度23B的终端沟槽21中的一个或多个。在一个示例中，终端沟槽21中的每个的深度21B小于有源沟槽23中的一个或多个的深度23B。在一些示例中，终端沟槽21中的每个具有基本上相同的深度21B。在其他示例中，终端沟槽21可以具有不同的深度，但是深度21B小于深度23B。在一些示例中，深度21B从最里面的终端沟槽21到最外面的终端沟槽21增加。在其他示例中，深度21B从最里面的终端沟槽21到最外面的终端沟槽21减小。类似于本文所述的其他器件，包括例如10A，可以进一步优化器件10B的电性能。
图3示出了根据本说明书的下述各项的局部剖视图：电子器件10C、半导体器件10C、肖特基二极管器件10C或沟槽肖特基整流器10C，其在半导体材料区域11的边缘部分101中具有终端结构100C或终端沟槽结构100C，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10C类似于器件10A，并且下文将仅对它们之间的差异进行描述。在本示例中，终端结构100C包括深度21B大于有源沟槽23的深度23B的终端沟槽21中的一个或多个。在一个示例中，终端沟槽21中的每个的深度21B大于深度23B。在一些示例中，终端沟槽21中的每个具有基本上相同的深度21B。在其他示例中，终端沟槽21具有不同的深度，但是深度21B大于深度23B。在一些示例中，深度21B从最里面的终端沟槽21到最外面的终端沟槽21增加。在其他示例中，深度21B从最里面的终端沟槽21到最外面的终端沟槽21减小。类似于本文所述的其他器件，包括例如10A，可以进一步优化器件10C的电性能。
图4示出了根据本说明书的下述各项的局部剖视图：电子器件10D、半导体器件10D、肖特基二极管器件10D或沟槽肖特基整流器10D，其在半导体材料区域11的边缘部分101中具有终端结构100D或终端沟槽结构100D，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10D类似于器件10A，并且下文将仅对它们之间的差异进行描述。在本示例中，终端结构100D包括深度21B大于有源沟槽23的深度23B的第一终端沟槽21，以及深度21B’小于第一终端沟槽21的深度21B且小于有源沟槽23的深度23B的第二终端沟槽21。在一些示例中，终端结构100D具有深度比有源沟槽23浅的至少一个终端沟槽21，并且具有深度比有源沟槽23大的至少一个终端沟槽21。在本示例中，终端沟槽21中最外面的一个具有比终端沟槽21中最里面的一个浅的深度。在其他示例中，深度21B可以小于深度23B，并且深度21B’可以小于23B。类似于本文所述的其他器件，包括例如10A，可以进一步优化器件10D的电性能。
图5示出了根据本说明书的下述各项的局部剖视图：电子器件10E、半导体器件10E、肖特基二极管器件10E或沟槽肖特基整流器10E，其在半导体材料区域11的边缘部分101中具有终端结构100E或终端沟槽结构100E，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10E类似于器件10A和10D，并且下文将仅对它们之间的差异进行描述。在本示例中，终端结构100E包括深度21B’小于有源沟槽23的深度23B的第一终端沟槽21，以及深度21B大于有源沟槽23的深度23B的第二终端沟槽21。在一些示例中，终端结构100E具有深度比有源沟槽23浅的至少一个终端沟槽21，并且具有深度比有源沟槽23大的至少一个终端沟槽21。在本示例中，终端沟槽21中最外面的一个具有比最里面的终端沟槽21深或大的深度。在其他示例中，深度21B’可以小于深度23B，并且深度21B可以小于深度21B’。在一个示例中，器件10E的外部终端沟槽可以延伸到衬底12以提供附加的隔离，例如，如果器件10E被用于多管芯构型。类似于本文所述的其他器件，包括例如10A，可以进一步优化器件10E的电性能。
图6示出了根据本说明书的下述各项的局部剖视图：电子器件10F、半导体器件10F、肖特基二极管器件10F或沟槽肖特基整流器10F，其在半导体材料区域11的边缘部分101中具有终端结构100F或终端沟槽结构100F，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10F类似于器件10A，并且下文将仅对它们之间的差异进行描述。在器件10F中，终端结构100F还包括插置在终端沟槽21中最里面的一个和有源沟槽23中最外面的一个之间的连续掺杂区域241，如图6中大体所示。在该示例中，连续掺杂区域241可以具有P型导电性(即，具有与至少半导体层14相反的导电性)，并且可以类似于掺杂区域24和240形成连续掺杂区域241。在本示例中，连续掺杂区域241被构造为充当防护环结构，以进一步增强器件10F的电性能。此外，器件10F被示出为在有源区域103中具有附加掺杂区域240。在一些示例中，连续掺杂区域241与或多或少的掺杂区域24和/或240结合提供。在一些示例中，仅使用连续掺杂区域241，而不使用掺杂区域24和240。类似于本文所述的其他器件，包括例如10A，可以进一步优化器件10F的电性能。
图7示出了根据本说明书的下述各项的局部剖视图：电子器件10G、半导体器件10G、肖特基二极管器件10G或沟槽肖特基整流器10G，其在半导体材料区域11的边缘部分101中具有终端结构100G或终端沟槽结构100G，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10G类似于器件10A，并且下文将仅对它们之间的差异进行描述。在器件10G中，终端结构100G包括彼此对接或邻接的多个终端沟槽21，以便形成合并结构或合并终端结构，如图7中大体所示。换句话说，在器件10G中，终端沟槽21设置在半导体材料区域11内，由此使得半导体材料区域11没有一部分或基本上没有一部分(例如，半导体层14没有一部分或基本上没有一部分)保持插置在终端沟槽21之间。在一些示例中，邻接终端沟槽中的电介质结构212在用于形成电介质结构212的过程中合并在一起。在一些示例中，热氧化可以用于形成电介质结构212，以提供合并的结构。
在本示例中，电介质层219与终端沟槽21中的至少一个完全重叠，由此使得终端沟槽21中的至少一个中的导电材料217是电浮动的。在本示例中，终端沟槽21中最外面的一个是电浮动的。在本示例中，电介质层219的边缘219A终止于终端沟槽21中第二最外面的一个的导电材料217上，以使得该终端沟槽21和终端沟槽21中最里面的一个电连接到导电电极44，如图7中大体所示。在本示例中，导电材料26设置在导电材料217未被电介质层217覆盖的那些部分中。此外，终端沟槽21的深度21B和有源沟槽23的深度23B基本上相等。在其中一些将在下文中更详细地描述的其他示例中，在器件10G中，终端沟槽21和有源沟槽23的深度可以不同。器件10G的一个优点在于，可以实现伪宽终端构型，同时使用有源沟槽掩模来控制终端结构的深度。
类似于器件10A，终端结构100G还包括电介质层219和导电层44的场板部分44A。在一个示例中，场板部分44A与终端沟槽21中的每个和任选掺杂区域24完全横向重叠，如图7中大体所示。在其他示例中，器件10G可以包括附加掺杂区域24。在本示例中，掺杂区域241设置在终端沟槽21中最里面的一个和有源沟槽23中最外面的一个之间。在替代示例中，器件10G还可以包括掺杂区域240中的一个或多个和/或邻近有源沟槽23设置的附加掺杂区域241。应当理解，在一些示例中，掺杂区域24、240和241可以被排除。类似于本文所述的其他器件，包括例如器件10A，可以进一步优化器件10G的电性能。此外，导电材料217电连接到导电层44的终端沟槽的数量可以变化。
图8示出了根据本说明书的下述各项的局部剖视图：电子器件10H、半导体器件10H、肖特基二极管器件10H或沟槽肖特基整流器10H，其在半导体材料区域11的边缘部分101中具有终端结构100H或终端沟槽结构100H，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10H类似于器件10A和10G，并且下文将仅对它们之间的差异进行描述。在器件10H中，电介质层219从器件10H的边缘横向向内延伸，以与终端沟槽21中最里面的一个部分重叠。在该示例中，多个终端沟槽21是电浮动的，并且终端沟槽21中最里面的一个电连接到导电层44。更具体地，电介质层219的边缘219A设置成与终端沟槽21中最里面的一个中的导电材料217部分重叠。此外，在器件10H中，终端沟槽21中的一个或多个设置有不同于其他终端沟槽21中的至少一个的深度，并且不同于有源沟槽23的深度23B的深度。在本示例中，终端沟槽21中最里面的一个的深度21B类似于有源沟槽23的深度23B，终端沟槽21中最外面的一个的深度21B”大于深度21B和23B，并且第二终端沟槽21中最外面的一个的深度21B’大于深度21B和23B，但小于深度21B”。
在本示例中，终端沟槽21的深度从终端沟槽21中最里面的一个到终端沟槽21中最外面的一个逐渐增加。在其他示例中，电介质层219可以横向延伸以与终端沟槽21中的仅一个重叠。此外，可以包括掺杂区域24和240和/或可以排除掺杂区域241(如图8所示)。在其他示例中，终端沟槽21可以具有深度21B的其他组合或变化。例如，深度21B可以小于或大于深度23B。此外，在一些示例中，终端沟槽21中最外面的一个可以延伸到衬底12。终端结构100H提供了在终端区域中横向扩展的改善的电场。类似于本文所述的其他器件，包括例如器件10G，可以进一步优化器件10H的电性能。
图9示出了根据本说明书的下述各项的局部剖视图：电子器件10I、半导体器件10I、肖特基二极管器件10I或沟槽肖特基整流器10I，其在半导体材料区域11的边缘部分101中具有终端结构100I或终端沟槽结构100I，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10I类似于器件10G和10H，并且下文将仅对它们之间的差异进行描述。在器件10I中，终端沟槽21中最里面的一个的深度21B类似于有源沟槽23的深度23B，终端沟槽21中最外面的一个的深度21B”小于深度21B和23B，并且第二终端沟槽21中最外面的一个的深度21B’小于深度21B和23B，但大于深度21B”。
在本示例中，终端沟槽21的深度从终端沟槽21中最里面的一个到终端沟槽21中最外面的一个逐渐减小。在本示例中，器件10I包括掺杂区域24和240。在其他示例中，电介质层219可以横向延伸以与终端沟槽21中的仅一个重叠。此外，在其他示例中，可以排除附加掺杂区域24、240和241。在其他示例中，终端沟槽21可以具有深度21B的其他组合。例如，深度21B可以大于或小于深度23。在图7-9的示例中，至少一个终端沟槽包括设置在导电材料217内的导电材料26的至少一部分，导电材料217进一步电连接到导电层44。
在图1-9的前述示例中，终端沟槽21和有源沟槽23的宽度示出为基本上相同。应当理解，在其他示例中，终端沟槽21中的一个或多个的宽度可以小于或大于其他终端沟槽21和/或有源沟槽23的宽度。类似于本文所述的其他器件，包括例如器件10G，可以进一步优化器件10I的电性能。
图10示出了根据本说明书的下述各项的局部剖视图：电子器件10J、半导体器件10J、肖特基二极管器件10J或沟槽肖特基整流器10J，其在半导体材料区域11的边缘部分101中具有终端结构100J或终端沟槽结构100J，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10J类似于器件10A，并且下文将仅对它们之间的差异进行描述。在器件10J中，单个终端沟槽21与电介质结构212和导电材料217一起使用。在本示例中，终端沟槽21的宽度21A与有源沟槽23的宽度23A基本上相同。此外，终端沟槽21的深度21B与有源沟槽23的深度23B基本上相同。
器件10J包括靠近终端沟槽21的面向外侧或外侧设置的掺杂区域24，以及靠近终端沟槽21的面向内侧或内侧设置的掺杂区域24A，如图10中大体所示。在本示例中，掺杂区域24A横向延伸跨过主表面18朝向有源沟槽23中最外面的一个，但是终止于半导体层14内，以留下半导体层14的一部分14A，其插置在终端沟槽21远侧的掺杂区域24A的边缘之间。在本示例中，掺杂区域24A与电介质层219的边缘219A横向重叠。导电材料26的一部分26B设置在掺杂区域24A的一部分中，并设置在半导体层14的部分14A中，以使得肖特基势垒至少形成在部分14A中。在本示例中，终端结构100J包括具有电介质结构212和导电材料217的终端沟槽21、掺杂区域24、掺杂区域24A和场板部分44A。在本示例中，掺杂区域24A被构造为器件10J的防护环结构。在一些示例中，场板部分44A横向延伸以与掺杂区域24A、终端沟槽21和掺杂区域24重叠。在器件10J中，掺杂区域24和终端沟槽21中的导电材料217是电浮动的，并且掺杂区域24A电连接到导电层44。
在替代示例中，终端沟槽21的深度21B可以大于或小于有源沟槽23的深度23B。类似于本文所述的其他器件，包括例如器件10A，可以进一步优化器件10H的电性能。此外，终端沟槽21和有源沟槽23中最外面的一个之间的间距21C可以变化，电介质层219的厚度和宽度(即，边缘219A靠近主表面18的放置)、场板部分44A的横向重叠距离和/或掺杂区域24和24A的宽度和/或深度可以变化，以优化器件10J的电性能。
图11示出了根据本说明书的下述各项的局部剖视图：电子器件10K、半导体器件10K、肖特基二极管器件10K或沟槽肖特基整流器10K，其在半导体材料区域11的边缘部分101中具有终端结构100K或终端沟槽结构100K，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10K类似于器件10J，并且下文将仅对它们之间的差异进行描述。在器件10K中，排除了单个终端沟槽21，由此使得终端结构100K包括掺杂区域24A、电介质层219和场板部分44A。在器件10K中，电介质层219的厚度和宽度(即边缘219A的放置)、掺杂区域24A的宽度和/或深度、掺杂区域24A的掺杂物浓度、掺杂区域24A的内边缘和有源沟槽23中最外面的一个之间的间距和/或场板部分44A的横向重叠距离可以变化，以优化器件10K的电特性。在一些示例中，终端结构100K适用于低电压器件。
图12示出了根据本说明书的下述各项的局部剖视图：电子器件10L、半导体器件10L、肖特基二极管器件10L或沟槽肖特基整流器10L，其在半导体材料区域11的边缘部分101中具有端结构100L或终端沟槽结构100L，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10L类似于器件10A，并且下文将仅对它们之间的差异进行描述。在器件10L中，终端结构100L包括终端沟槽31，其从主表面18向内延伸到半导体材料区域11中至深度31B。导电材料317设置在沟槽31内，并且可以包括类似于前述导电材料217的材料。在本示例中，导电材料317包括诸如P型多晶硅的P型半导体材料。在一些示例中，导电材料317的掺杂物浓度等于或小于导电材料237的掺杂物浓度。器件10L的一个不同之处在于终端结构100L不包括终端沟槽31内的电介质结构。在此构型中，导电材料317沿着终端沟槽31的表面直接物理接触半导体材料区域11(例如，半导体层14)。也就是说，电介质结构212被排除。在此构型中，导电材料317与半导体材料区域11(例如，半导体层14)形成PN结，并提供沟槽防护环结构。在一些示例中，终端沟槽31完全横向围绕有源部分103。
在一些示例中，终端沟槽31的宽度31A小于或等于有源沟槽23的宽度23A。在其他示例中，宽度31A可以大于宽度23A。在一些示例中，终端沟槽31的深度31B小于或等于有源沟槽23的深度23B。在其他示例中，深度31B可以大于深度23B。
在本示例中，终端结构100L还可以包括与导电材料317具有相同导电类型(例如，P型)的掺杂区域32和与掺杂区域32具有相反导电类型(例如，N型)的掺杂区域33。在本示例中，掺杂区域32从主表面18延伸到半导体材料区域11(例如，半导体层14)中，并且掺杂区域33从主表面18延伸到掺杂区域32的一部分中。换句话说，掺杂区域32比掺杂区域33延伸到半导体材料区域11(例如，半导体层14)中更大的深度。在本示例中，掺杂区域32和掺杂区域33都从终端沟槽31的面向内的侧表面横向完全延伸到有源沟槽23中最外面的一个的面向外的侧表面，如图12中大体所示。
在本示例中，导电材料26设置在导电材料317的至少一部分中，并且导电材料317电连接到导电层44。也就是说，在本示例中，终端沟槽31不是电浮动的。在该示例中，电介质层219然后延伸到与靠近主表面18的导电材料317仅部分重叠。也就是说，电介质层219的边缘219A端接邻接的导电材料317。终端结构100L还包括场板部分44A，场板部分44A横向延伸以与终端沟槽31重叠，如图12中大体所示。终端沟槽31和有源沟槽23中最外面的一个之间的间距可以变化，以进一步优化器件10L的电性能。
器件10L还包括设置在有源部分103中的静电放电(ESD)保护结构104。在本示例中，ESD保护结构104包括沟槽41，沟槽41从主表面18延伸到半导体材料区域11(例如，半导体层14)中，并且横向设置在一对有源沟槽23之间。类似于终端结构100L，ESD结构104包括设置在沟槽41内的导电材料417。在本示例中，导电材料417包括诸如P型多晶硅的P型半导体材料。在一些示例中，导电材料417的掺杂物浓度等于或小于导电材料237的掺杂物浓度。在本示例中，导电材料417沿着沟槽41的表面直接物理接触半导体材料区域11(例如，半导体层14)。在此构型中，导电材料417与半导体材料区域11(例如，半导体层14)形成PN结。此外，具有导电材料317的终端沟槽31可以为器件10L提供EDS保护。
在一些示例中，沟槽41的宽度41A小于或等于有源沟槽23的宽度23A。在其他示例中，宽度41A可以大于宽度23A。在一些示例中，沟槽41的深度41B小于或等于有源沟槽23的深度23B。在其他示例中，深度41B可以大于深度23B。在一些示例中，深度41B类似于深度31B。
ESD结构104还包括：掺杂区域42，其与导电材料417具有相同导电类型(例如，P型)；和掺杂区域43，其与掺杂区域42具有相反导电类型(例如，N型)。掺杂区域42从主表面18延伸到半导体材料区域11(例如，半导体层14)中，并且掺杂区域43从主表面18延伸到掺杂区域42中。换句话说，掺杂区域42比掺杂区域43延伸到半导体材料区域11(例如，半导体层14)中更大的深度。在本示例中，掺杂区域42中的第一个和掺杂区域43中的第一个完全从第一有源沟槽23的面向内的侧表面延伸到沟槽41的面向外的侧表面，并且掺杂区域42中的第二个和掺杂区域43中的第二个完全从第二有源沟槽23的面向外的侧表面延伸到沟槽41的面向内的侧表面，如图12中大体所示。在本示例中，导电材料26的一部分设置在掺杂区域43和导电材料417的表面中。
在本示例中，终端结构100L被构造为改善器件10L的电性能，并且ESD结构104被构造为改善器件10L在ESD事件下的稳固性。在本示例中，可以使用下述各项进一步优化器件10L的电性能：例如终端沟槽31的深度和宽度、导电材料317的掺杂物浓度、掺杂区域32和33的掺杂物浓度、终端沟槽31和有源沟槽23中最外面的一个之间的间距、电介质层219的厚度和/或场板部分44A的横向重叠距离。
图13示出了根据本说明书的下述各项的局部剖视图：电子器件10M、半导体器件10M、肖特基二极管器件10M或沟槽肖特基整流器10M，其在半导体材料区域11的边缘部分101中具有终端结构100M或终端沟槽结构100M，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10M类似于器件10A，并且下文将仅对它们之间的差异进行描述。在器件10M中，终端结构100M包括至少一个终端沟槽211，其宽度211A比有源沟槽23的宽度23A宽。在本示例中，终端沟槽211的深度211B可以基本上等于有源沟槽23的深度23B。如下文将描述的，可以增加终端沟槽211的数量，并且可以改变终端沟槽211的宽度、深度和间距，以优化器件10M的电性能。在本示例中，终端沟槽211并没有一直延伸到器件10M的外周边或边缘，由此使得在器件10M从例如半导体晶圆上被切割之后，半导体材料区域11的一部分插置在器件10M的边缘和终端沟槽211的最外侧表面或面向外的侧表面之间。
在本示例中，导电材料217不像在使用终端沟槽21的先前示例中那样填充终端沟槽211。相反，导电材料217被提供为设置在终端沟槽211的相对侧壁表面上的导电间隔部结构217A和217B。在一些示例中，导电材料217可以是P型导电性，并且导电材料237可以是N型导电性。此外，导电材料217可以具有比导电材料237的掺杂物浓度更低的掺杂物浓度。在其他示例中，导电材料217和导电材料237可以具有相同的导电类型和/或可以具有相似的掺杂物浓度。
在器件10M中，电介质层219在器件10M的外边缘处沿着主表面18的一部分横向延伸，并延伸到终端沟槽211中，以覆盖终端沟槽21内的导电材料217和电介质结构212。也就是说，在本示例中，电介质层219将导电材料217(即，导电间隔部结构217A和217B)与导电层44完全电隔离。此外，在本示例中，电介质层219和电介质结构212将设置在终端沟槽211内的导电层44与半导体材料区域11(例如，半导体层14)电隔离。器件10M与相关器件的不同之处在于导电间隔部结构217A和217B都是电浮动的。
导电层44可以设置在终端沟槽211内，以便衬电介质层219(即，导电层44可以在剖视图中遵循电介质层219的轮廓或外形)，或者导电层44可以设置成完全填充终端沟槽211，如图13中大体所示。终端结构100M还可以包括场板结构44A和一个或多个掺杂区域24，其靠近终端沟槽211的上侧表面并靠近主表面18设置。此外，器件10M还可以包括一个或多个掺杂区域240，其靠近一个或多个有源沟槽的上侧表面并靠近主表面18设置。在一些示例中，场板部分44A横向延伸超过终端沟槽211的最外侧表面，并且与靠近器件10M的外边缘设置的掺杂区域24(至少部分地)重叠。在本示例中，电介质层219的边缘219A终止，以便与设置在终端沟槽211的向内侧表面上的掺杂区域24仅部分地重叠。在该示例中，导电材料26靠近边缘219A设置在掺杂区域24内，如图13中大体所示。在一些示例中，掺杂区域24和/或掺杂区域240被排除。
在本示例中，可以使用下述各项进一步优化器件10M的电性能：例如终端沟槽211的深度和宽度、掺杂区域24和240的宽度和深度、掺杂区域24和240的掺杂物浓度、终端沟槽211和有源沟槽23中最外面的一个之间的间距、电介质结构212的厚度、电介质层219的厚度和/或场板部分44A的横向重叠距离。
图14示出了根据本说明书的下述各项的局部剖视图：电子器件10N、半导体器件10N、肖特基二极管器件10N或沟槽肖特基整流器10N，其在半导体材料区域11的边缘部分101中具有终端结构100N或终端沟槽结构100N，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10N类似于器件10M，并且下文将仅对它们之间的差异进行描述。在器件10N中，在靠近最外面的导电间隔部结构217A的电介质层219内提供开口，并且导电材料26的一部分26H设置在开口内，从而接触最外面的导电间隔部结构217A中的导电材料217。在此构型中，导电间隔部结构217A电连接到导电层44。在器件10N中，最里面的导电间隔部结构217B是电浮动的。类似于本文所述的其他器件，包括例如器件10M，可以进一步优化器件10N的电性能。此外，导电间隔部结构217A的掺杂物浓度和导电类型可以变化。器件10N与相关器件的不同之处在于导电间隔部217B(即，邻接终端沟槽211的最内侧表面的间隔部)是电浮动的。
图15示出了根据本说明书的下述各项的局部剖视图：电子器件10O、半导体器件10O、肖特基二极管器件10O或沟槽肖特基整流器10O，其在半导体材料区域11的边缘部分101中具有终端结构100O或终端沟槽结构100O，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10O类似于器件10M，并且下文将仅对它们之间的差异进行描述。在器件10O中，终端沟槽结构100O包括终端沟槽211和至少一个终端沟槽21，终端沟槽21横向向内设置，并朝向有源区域103与终端沟槽211间隔开。在本示例中，终端沟槽21的宽度21A类似于或等于有源沟槽23的宽度23A，并且小于终端沟槽211的宽度211A。在一些示例中，终端沟槽21具有深度21B，并且终端沟槽211具有类似于或等于有源沟槽23的深度23B的深度211B。在其他示例中，深度21B、23B和211B中的一个或多个可以不同。
在本示例中，终端结构100O还包括电介质层219，其设置有连续且横向延伸以与终端沟槽21完全重叠的一部分219B。在此构型中，终端沟槽21中的导电材料217是电浮动的。在本示例中，电介质层219的边缘219A终止，以便与设置在终端沟槽21的向内侧表面上的掺杂区域24仅部分地重叠。在该示例中，导电材料26靠近边缘219A设置在掺杂区域24内，如图14中大体所示。器件10O还可以包括附加掺杂区域24和/或掺杂区域240。器件10O的电性能可以以与本文描述的其他器件类似的方式进一步优化，包括例如器件10M。此外，终端沟槽211和终端沟槽21之间的间距以及终端沟槽21和211的深度可以变化。在其他示例中，图27、图28和图29中描述的终端结构100V、100W或100X的宽终端沟槽部分可以用作器件10O中终端结构100O的宽沟槽终端结构部分。也就是说，开口234、掺杂区域242和导电材料26可以与终端结构100O中的终端沟槽211一起使用。
图16示出了根据本说明书的下述各项的局部剖视图：电子器件10P、半导体器件10P、肖特基二极管器件10P或沟槽肖特基整流器10P，其在半导体材料区域11的边缘部分101中具有终端结构100P或终端沟槽结构100P，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10P类似于器件10N和10O，并且本文将仅对它们之间的差异进行描述。更具体地，类似于器件10O，终端结构100P包括终端沟槽211和21，并且导电材料的一部分26H设置在电介质层219中靠近导电间隔部结构217A的开口内，由此使得导电间隔部结构217A类似于器件10N电连接到导电层44。在本示例中，部分219B朝向有源部分103进一步向内延伸，并且与终端沟槽21和掺杂区域24中最里面的一个完全重叠。在此构型中，半导体层14的部分14A横向插置在导电材料26的部分26A和掺杂区域24中最里面的一个之间，如图16所示。类似于本文所述的其他器件，包括例如器件10O和10N，可以进一步优化器件10P的电性能。在其他示例中，图27、图28和图29中描述的终端结构100V、100W或100X的宽终端沟槽部分可以用作器件10P中终端结构100P的宽沟槽终端结构部分。也就是说，开口234、掺杂区域242和导电材料26可以与终端结构100P中的终端沟槽211一起使用。
图17示出了根据其他示例的器件10A的局部剖视图。应当理解，图17的示例可以与本文描述的任何示例一起使用。在先前示例中，半导体层14沿其厚度或在其厚度之上具有基本上均匀的掺杂物分布。在本示例中，半导体层14沿其厚度51或在其厚度之上具有非均匀的掺杂物分布。在本示例中，半导体层14可以具有渐变的掺杂物分布，其中掺杂物浓度可以在厚度51之上从主表面18朝衬底12减小。在一个示例中，半导体层14包括：第一部分14B，其具有第一掺杂物浓度；第二部分14C，其具有小于第一掺杂物浓度的第二掺杂物浓度；和第三部分14D，其具有小于第二掺杂物浓度的第三掺杂物浓度。应当理解，半导体层14可以包括附加部分。
图17的示例进一步示出了电介质结构212和电介质结构222的替代示例。在本示例中，电介质结构212设置有沿着终端沟槽21的侧壁表面设置的部分212A和沿着终端沟槽21的下表面设置的一部分212B。此外，电介质结构222设置有沿着有源沟槽23的侧壁表面设置的部分222A和沿着有源沟槽23的下表面设置的一部分222B。在本示例中，部分212A的厚度小于部分212B的厚度，并且部分222A的厚度小于部分222B的厚度。在一些示例中，部分212A和部分222A的厚度为在约100埃至约15,000埃的范围内。在一些示例中，部分212B和部分222B的厚度为在约100埃至约15,000埃的范围内。
图18示出了根据另外的示例的器件10A的局部剖视图。应当理解，图18的示例可以与本文描述的任何示例一起使用。图18的示例类似于图17的示例，下文将仅描述不同之处。在本示例中，半导体层14的掺杂物浓度不均匀，并且在厚度51上从主表面18朝向衬底12增加。例如，部分14B具有第一掺杂物浓度，部分14C具有大于第一掺杂物浓度的第二掺杂物浓度，并且部分14D具有大于第二掺杂物浓度的第三掺杂物浓度。应当理解，半导体层14可以具有附加部分。
在其他示例中，第二掺杂物浓度可以大于第一掺杂物浓度和第三掺杂物浓度两者，并且第一掺杂物浓度可以与第三掺杂物浓度相同、小于或大于第三掺杂物浓度。
在图18的示例中，电介质结构212的部分212A的厚度大于部分212B的厚度，并且电介质结构222的部分222A的厚度大于部分222B的厚度。在一些示例中，部分212A和部分222A的厚度为在约100埃至约15,000埃的范围内。在一些示例中，部分212B和部分222B的厚度为在约100埃至约15,000埃的范围内。如图17和图18所示的电介质结构212和222的可变厚度和/或半导体层14的掺杂物分布在优化本文所述器件的电性能方面提供了附加变量。在其他示例中，图17的电介质结构212的构型可以与图18的电介质结构222的构型相结合。在另外的示例中，图17的电介质结构222的构型可以与图18的电介质结构212的构型相结合。
图19示出了根据本说明书的下述各项的局部剖视图：电子器件10Q、半导体器件10Q、肖特基二极管器件10Q或沟槽肖特基整流器10Q，其在半导体材料区域11的边缘部分101中具有终端结构100Q或终端沟槽结构100Q，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10Q类似于器件10M，并且下文将仅对它们之间的差异进行描述。在本示例中，器件10Q还包括一个或多个掺杂区310，其可以是在有源区域103内的主表面18附近和肖特基接触区域26附近提供的要么N型要么P型导电性。在一些示例中，掺杂区域310中的一个设置在边缘部分101内，邻近终端沟槽211的面向外的侧表面，如图19中大体所示。在一个示例中，掺杂区域310可以被构造为在反向偏压中提供钳位作用，以改善包括器件10Q在内的本文描述的任何器件的动态稳固性。在其他示例中，掺杂区域310可以横向延伸跨过邻近主表面18的半导体层14，并且可以被构造为调节器件10Q的势垒高度。掺杂区域310从主表面18延伸到半导体材料区域11(或半导体层14)中至深度310B。在本示例中，深度310B小于深度211B和23B两者。在其他示例中，深度310B可以大于深度211B和23B两者。在另外的示例中，深度310B可以大于211B并小于23B。
掺杂区域310可以使用离子注入和退火技术、外延生长技术或本领域技术人员已知的其他掺杂技术来提供。在一个示例中，当掺杂区域310用于ESD保护、动态钳位或传导调谐时，掺杂区域310可以延伸到半导体材料区域11中，直到有源沟槽23的底表面之下。在其他示例中，掺杂区域310可以仅在一些台面区域中提供而不在其他区域中提供，以在有源沟槽23之间提供不同的肖特基势垒高度。当掺杂区域310用于势垒高度调节时，掺杂区域310通常具有的深度310B为小于约1.0微米。
在一些示例中，器件10Q可以包括在掺杂区域310下方提供的更深的掺杂区域(未示出)，以用于器件的传导调谐。这也可通过使用渐变的外延生长技术或通过使用多个离子植入例如在半导体层14内提供渐变的掺杂物分布来完成。类似于本文所述的其他器件，包括例如器件10M，可以进一步优化器件10Q的电性能。此外，掺杂区域310的掺杂物浓度和深度可以变化。
图20示出了根据本说明书的下述各项的局部剖视图：电子器件10R、半导体器件10R、肖特基二极管器件10R或沟槽肖特基整流器10R，其在半导体材料区域11的边缘部分101中具有终端结构100R或终端沟槽结构100R，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10R类似于器件10Q，并且下文将仅对它们之间的差异进行描述。在本示例中，一个或多个有源沟槽23的深度23B大于终端沟槽211的深度211B。此外，掺杂区域310的深度310B大于深度211B并小于深度23B。在有源沟槽23和终端沟槽211的此构型中，应当理解，掺杂区域310的深度310B可以小于或等于深度211B或23B中的任一个，或者大于深度211B和23B中的一个或多个。类似于本文所述的其他器件，包括例如器件10M和10Q，可以进一步优化器件10R的电性能。
图21示出了根据本说明书的下述各项的局部剖视图：电子器件10S、半导体器件10S、肖特基二极管器件10S或沟槽肖特基整流器10S，其在半导体材料区域11的边缘部分101中具有终端结构100S或终端沟槽结构100S，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10S类似于器件10Q和10R，并且下文将仅对它们之间的差异进行描述。在本示例中，一个或多个有源沟槽23的深度23B小于终端沟槽211的深度211B。掺杂区域310的深度310B小于深度211B并小于深度23B。在有源沟槽23和终端沟槽211的此构型中，应当理解，掺杂区域310的深度310B可以小于或等于深度211B或23B中的任一个，或者大于深度211B和23B中的一个或多个。类似于本文所述的其他器件，包括例如器件10M和10Q，可以进一步优化器件10S的电性能。
图22示出了根据本说明书的电子器件10T、半导体器件10T、肖特基二极管器件10T或沟槽肖特基整流器10T的局部剖视图。器件10T类似于器件10M，并且下文将仅对它们之间的差异进行描述。器件10T被构造为诸如双管芯器件的多管芯器件，并且具有在边缘部分101A和101B中的终端结构100T或终端沟槽结构100T，以及在有源部分103A和103B中的有源结构102A和102B。在本示例中，终端结构100T和有源结构102A和102B类似于器件10M的结构。应当理解，本文描述的任何示例也可以用于本示例中。在本示例中，器件10T被构造为具有公共阴极电极460和阳极电极440A和440B，它们被构造为用于独立的电偏压。
器件10T还包括一个或多个隔离结构106A，其被设置成以便电分隔边缘部分101A和101B，从而至少部分地电隔离有源结构102A和102B。在一些示例中，隔离结构106A设置成基本上居中地位于边缘部分101A和101B之间。在一些示例中，隔离结构106A包括沟槽61，其被设置成以便从半导体材料区域11的主表面18大体竖直地延伸到半导体层14的至少一部分中。在一些优选示例中，沟槽61延伸到衬底12中。隔离结构106A还包括诸如电介质衬里226的电介质结构226，其被设置成以便覆盖沟槽61的表面。在一些示例中，电介质层226包括一种或多种电介质材料，诸如氧化物、氮化物、它们的组合或本领域技术人员已知的其他电介质材料。在一些示例中，可以与电介质结构212和222同时形成电介质结构226。在其他示例中，电介质结构226可以填充沟槽61。在其他示例中，可以使用多个(即，多于一个)隔离结构106A。
在本示例中，诸如多晶半导体材料267的半导体材料267邻近沟槽61内的电介质结构226设置。在一些示例中，半导体材料267是掺杂多晶硅，并且可以具有P型或N型导电性。在这样的示例中，可以与导电材料217或237同时形成半导体材料267。在一些示例中，电介质层219被设置成以便延伸到覆盖隔离结构106A并与隔离结构106A完全重叠，如图22中大体所示。在该示例中，半导体材料267是电浮动的或从导电层44去耦。在本示例中，隔离结构106被构造为减少有源结构102A和102B之间的串扰或其他不希望的电干扰或相互作用，从而改善器件10T的电性能。
图23示出了根据本说明书的图22的器件10T的局部剖视图。在图23中，用隔离结构106B的另一个示例和隔离结构106A的替代示例示出了器件10T的一部分。隔离结构106B包括沟槽2111，其比沟槽61宽，并且类似于图22的隔离结构100T中的沟槽211。在该示例中，导电材料267被提供为一对间隔部267A和267B，并且电介质层219设置在沟槽2111内，以便覆盖和隔离间隔部267A和267B。隔离结构106B的一个优点是可以以类似于终端结构100T的方式形成隔离结构106B。在一些示例中，沟槽2111可以比沟槽211宽或窄。应当理解，隔离结构106B可以与本文描述的任何示例一起使用。
图24示出了根据本说明书的电子器件10U、半导体器件10U、肖特基二极管器件10U或沟槽肖特基整流器10U的局部剖视图。器件10U类似于器件10M和10T，并且下文将仅对它们之间的差异进行描述。器件10U被构造为诸如双管芯器件的多管芯器件，并且具有在边缘部分101A和101B中的终端结构100U或终端沟槽结构100U，以及在有源部分103A和103B中的有源结构102A和102B。在本示例中，终端结构100U和有源结构102A和102B类似于器件10M和10T的结构。应当理解，本文描述的任何器件示例都可以用于图24的本示例中以及图25和图26。在本示例中，器件10U被构造为具有公共阴极电极460A和阳极电极440A和440B，它们可以被构造为用于独立的电偏压。
器件10U包括一个或多个衬底接触结构107A，其设置成从主表面18延伸到半导体材料区域11中。在本示例中，衬底接触结构107A被构造为以便提供衬底12和主表面18之间的电连通。在此构型中，器件10U可以以倒装芯片构造或者在器件10U的一个表面上需要电互连件的其他构型附接到下一级组件。
在本示例中，衬底接触结构107A包括沟槽71，其被设置成以便从半导体材料区域11的主表面18大体竖直地延伸到衬底12的至少一部分中。在其他示例中，沟槽71可以终止于半导体层14内。电介质结构227被设置成以便邻接或覆盖沟槽71的侧壁表面，但不是沟槽71的下表面的至少一部分，以使得设置在沟槽71内的导电材料277可以与半导体材料区域11(例如，衬底12)进行物理和电接触。在其他示例中，导电材料26可以沿着沟槽71的下表面设置有半导体的区域11。
在一些示例中，电介质结构227包括氧化物、氮化物、它们的组合或本领域技术人员已知的其他电介质材料。在一个示例中，电介质结构227可以包括与电介质结构212或222相同的材料。在一些示例中，导电材料277包括类似于导电材料237的材料，诸如掺杂多晶硅(包括P型或N型掺杂物)。在其他示例中，导电材料277可以包括金属材料，诸如钨或本领域技术人员已知的其他导电材料。应当理解，诸如钛和/或氮化钛的势垒材料可以与包括钨的金属材料结合使用。在一些示例中，导电层461设置成覆盖主表面18，并与导电材料277电子连通。导电层461也可以被称为顶侧阴极触点461。在其他示例中，导电材料277可以延伸出沟槽71，并且例如被图案化以为器件10U提供顶侧阴极触点。
图25示出了可以用作器件10U的一部分的衬底接触结构107B、107C、107D和107E的其他示例的局部剖视图。在衬底接触结构107B中，不使用电介质结构227(如图24所示，具有衬底接触结构107A)，并且沿着沟槽71的表面的至少一部分提供用于在有源结构102A和102B中形成肖特基势垒的导电材料26。在该示例中，导电材料277与半导体层14和衬底12两者进行电接触。在衬底接触结构107C中，沟槽71一直延伸穿过贯穿半导体通孔构型中的半导体材料区域11。衬底接触结构107C示出为没有电介质结构227，但应当理解，可以沿着沟槽71的侧壁表面的至少一部分包括电介质结构227。在衬底接触结构107D中，沟槽71终止于半导体层14内。衬底接触结构107D示出为没有电介质结构227，但应当理解，可以沿着沟槽71的侧壁表面的至少一部分包括电介质结构227。在其他示例中，掺杂区域(未示出)可以设置在半导体层14的靠近沟槽71的一部分内，其中导电材料277与半导体层14进行接触。在其他示例中，导电材料26(类似于衬底接触结构107B)可以与掺杂区域一起使用或者代替掺杂区域使用。在衬底接触结构107E中，电介质结构227沿着沟槽71的侧表面使用，但是沟槽71的下表面被设置成没有电介质结构227，以使得导电材料277与衬底12进行接触。在该示例中，导电材料26可以设置成邻接下表面71，以向衬底12提供肖特基势垒。
图26示出了作为器件10U的一部分的衬底接触结构107E的另一个示例的局部剖视图。衬底接触结构107E包括沟槽2112，其比沟槽71宽，并且类似于图24的终端结构100U中的沟槽211。在该示例中，导电材料278作为导电间隔部278A和278B设置在沟槽2112内，并且开口334靠近沟槽2112的下表面设置在电介质层219和电介质结构227内。这样，导电材料277通过开口334与衬底12进行电接触。导电材料278可以是与前述导电材料217相同的材料。在本示例中，导电材料277示出为延伸出沟槽2112，以便为器件10U提供顶侧阴极触点461。
图27示出了根据本说明书的下述各项的局部剖视图：电子器件10V、半导体器件10V、肖特基二极管器件10V或沟槽肖特基整流器10V，其在半导体材料区域11的边缘部分101中具有终端结构100V或终端沟槽结构100V，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10V类似于器件10M，并且下文将仅对它们之间的差异进行描述。在本示例中，在器件10V中，开口234靠近沟槽211的下表面设置在电介质层219和电介质结构212内，以使得导电层44与半导体区域11(例如，半导体层14)电连通。
在本示例中，间隔部217A和217B是电浮动的，并且通过电介质层219与导电层44电隔离。在一些示例中，掺杂区域242设置在导电层44通过开口234接触半导体层14的位置附近，当半导体层14是N型时，掺杂区域242可以是P型掺杂区域。在一些示例中，掺杂区域242具有的掺杂物浓度为在约1.0×1014个原子/立方厘米至约5.0×1017个原子/立方厘米的范围内。可以使用离子注入或其他掺杂技术形成掺杂区域242。在一些示例中，导电材料26可以设置在掺杂区域242内，如图27中大体所示。在此构型中，掺杂区域242用作作为终端结构100V的一部分的防护环结构。另外，在本示例中，终端沟槽211的深度211B类似于有源沟槽23的深度23B。应当理解，这些深度可以不同。类似于本文所述的其他器件，包括例如器件10M，可以进一步优化器件10V的电性能。此外，掺杂区域242的掺杂物浓度、深度和宽度可以变化。
图28示出了根据本说明书的下述各项的局部剖视图：电子器件10W、半导体器件10W、肖特基二极管器件10W或沟槽肖特基整流器10W，其在半导体材料区域11的边缘部分101中具有终端结构100W或终端沟槽结构100W，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10W类似于器件10V，并且下文将仅对它们之间的差异进行描述。在器件10W中，在靠近最外面的导电间隔部结构217A的电介质层219内提供开口，并且导电材料26的部分26H设置在开口内，从而接触最外面的导电间隔部结构217A中的导电材料217。在此构型中，导电间隔部结构217A电连接到导电层44。在器件10W中，最里面的导电间隔部结构217B是电浮动的。此外，器件10W示出为没有掺杂区域24和240以及掺杂区域242中的导电材料26。然而，应当理解，掺杂区域24和240和/或掺杂区域242内的导电材料26中的一个或多个可以包括在器件10W中。另外，在本示例中，终端沟槽211的深度211B类似于有源沟槽23的深度23B。应当理解，这些深度可以不同。类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10W的电性能。此外，导电间隔部结构217A的掺杂物浓度和导电类型可以变化。
图29示出了根据本说明书的下述各项的局部剖视图：电子器件10X、半导体器件10X、肖特基二极管器件10X或沟槽肖特基整流器10X，其在半导体材料区域11的边缘部分101中具有终端结构100X或终端沟槽结构100X，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10X类似于器件10V和10W，并且下文将仅对它们之间的差异进行描述。在器件10X中，在电介质层219内靠近最外面的导电间隔部217A和最里面的导电间隔部217B设置开口。导电材料26的一部分26H设置在开口中的一个内，从而接触最外面的导电间隔部结构217A中的导电材料217，并且导电材料26的一部分26I设置在另一个开口内，从而接触最里面的导电间隔部结构217B中的导电材料217。在此构型中，导电间隔部结构217A和217B都电连接到导电层44。类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10X的电性能。此外，导电间隔部结构217A和217B的掺杂物浓度和导电类型可以变化。
图30示出了根据本说明书的下述各项的局部剖视图：电子器件10Y、半导体器件10Y、肖特基二极管器件10Y或沟槽肖特基整流器10Y，其在半导体材料区域11的边缘部分101中具有终端结构100Y或终端沟槽结构100Y，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10Y类似于器件10V，并且下文将仅对它们之间的差异进行描述。具体地，在器件10Y中，有源沟槽23中的一个或多个的深度23B大于终端沟槽211的深度211B。此外，器件10Y示出为在掺杂区域242内没有导电材料26。应当理解，在其他示例中，导电材料26可以包括在掺杂区域242内。还应当理解，在其他示例中，掺杂区域24和/或240可以被排除。此外，在器件10Y中，导电间隔部结构217A和217B是电浮动的。应当理解，在其他示例中，导电间隔部结构217A可以单独地或与导电间隔部结构217B结合地电连接到导电层44。类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10Y的电性能。
图31示出了根据本说明书的下述各项的局部剖视图：电子器件10Z、半导体器件10Z、肖特基二极管器件10Z或沟槽肖特基整流器10Z，其在半导体材料区域11的边缘部分101中具有终端结构100Z或终端沟槽结构100Z，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10Z类似于器件10V，并且下文将仅对它们之间的差异进行描述。具体地，在器件10Z中，有源沟槽23中的一个或多个的深度23B小于终端沟槽211的深度211B。应当理解，在其他示例中，导电间隔部结构217A可以单独地或与导电间隔部结构217B结合地电连接到导电层44。类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10Z的电性能。
图32示出了根据本说明书的下述各项的局部剖视图：电子器件10AA、半导体器件10AA、肖特基二极管器件10AA或沟槽肖特基整流器10AA，其在半导体材料区域11的边缘部分101中具有终端结构100AA或终端沟槽结构100AA，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10AA类似于器件10V，并且下文将仅对它们之间的差异进行描述。在器件10AA中，终端结构100AA包括多于一个终端沟槽211。在该具体示例中，包括了三个终端沟槽211。应当理解，终端结构100AA可以包括两个终端沟槽211或多于三个终端沟槽211。在本示例中，终端沟槽211中的每个可以具有基本上相等的宽度211A。此外，终端沟槽211可以各自具有基本上相等的深度211B。此外，在本示例中，深度211B可以基本上等于有源沟槽23的深度23B。如将在随后的示例中示出的，对于每个终端沟槽211，深度211B可以不同，并且深度211B可以不同于有源沟槽23的深度23B。另外，终端沟槽211中的一个或多个的宽度211A可以不同于其他终端沟槽211的宽度。
在本示例中，终端沟槽211中的每个以宽度211D分隔开，宽度211D可以相同或不同。例如，宽度211D可以从终端沟槽211中最里面的一个到终端沟槽211中最外面的一个增加。在其他示例中，宽度211D可以从终端沟槽11中最里面的一个到终端沟槽211中最外面的一个减小。最里面的终端沟槽211可以与有源沟槽23中最外面的一个间隔开宽度211E。宽度211E可以大于或等于宽度211D中的一个或多个。在器件10AA中，开口234形成在终端沟槽211中的每个中的电介质层219和电介质结构212中，由此使得导电层44与掺杂区域242进行接触。在其他示例中，可以很少使用或不使用开口234。此外，可以在终端沟槽211中的一个或多个中的电介质层219中设置一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10AA的电性能。此外，终端沟槽211的数量、终端沟槽211的深度、相邻终端沟槽211之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距和/或掺杂区域242的宽度和深度可以变化。
图33示出了根据本说明书的下述各项的局部剖视图：电子器件10BB、半导体器件10BB、肖特基二极管器件10BB或沟槽肖特基整流器10BB，其在半导体材料区域11的边缘部分101中具有终端结构100BB或终端沟槽结构100BB，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10BB类似于器件10AA，并且下文将仅对它们之间的差异进行描述。在器件10BB中，终端沟槽211中的至少一个被设置成没有、不存在或缺乏开口234。在本示例中，两个最里面的终端沟槽211被设置成没有开口234。在一些示例中，掺杂区域242设置在终端沟槽211中的每个下方，但是在该示例中，两个最里面的终端沟槽211下方的掺杂区域242是电浮动的。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10BB的电性能。此外，终端沟槽211的数量、终端沟槽211的深度、相邻终端沟槽211之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距和/或掺杂区域242的宽度和深度可以变化。
图34示出了根据本说明书的下述各项的局部剖视图：电子器件10CC、半导体器件10CC、肖特基二极管器件10CC或沟槽肖特基整流器10CC，其在半导体材料区域11的边缘部分101中具有终端结构100CC或终端沟槽结构100CC，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10CC类似于器件10AA，并且下文将仅对它们之间的差异进行描述。在器件10CC中，终端结构100CC包括终端沟槽211X、211Y和211Z。在本示例中，终端沟槽211X具有宽度211AX，终端沟槽211Y具有宽度211AY，并且终端沟槽211Z具有宽度211AZ。更具体地，宽度211AX大于宽度211AY和宽度211AZ，并且宽度211AY大于211AZ。换句话说，在终端结构100CC中，终端沟槽211X、211Y和211Z的宽度从最里面的终端沟槽到终端沟槽中最外面的一个减小。在本示例中，终端沟槽211X、211Y和211Z可以具有类似的深度211B，其可以类似于有源沟槽23的深度23B。在其他示例中，深度可以是不同的。在一些示例中，可以在终端沟槽211X、211Y和211Z中的一个或多个中的电介质层219中提供一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。在另外的示例中，可以很少使用或不使用开口234，其中掺杂区域242被构造为电浮动的。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10CC的电性能。此外，终端沟槽的数量、终端沟槽的宽度和深度、相邻终端沟槽之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距、掺杂区域242的掺杂物浓度和/或掺杂区域242的宽度和深度可以变化。
图35示出了根据本说明书的下述各项的局部剖视图：电子器件10DD、半导体器件10DD、肖特基二极管器件10DD或沟槽肖特基整流器10DD，其在半导体材料区域11的边缘部分101中具有终端结构100DD或终端沟槽结构100DD，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10DD类似于器件10AA和器件10CC，并且下文将仅对它们之间的差异进行描述。在器件10DD中，终端结构100DD包括终端沟槽211X、211Y和211Z。在本示例中，终端沟槽211X具有宽度211AX，终端沟槽211Y具有宽度211AY，并且终端沟槽211Z具有宽度211AZ。更具体地，宽度211AX小于宽度211AY和宽度211AZ，并且宽度211AY小于211AZ。换句话说，在终端结构100DD中，终端沟槽211X、211Y和211Z的宽度从最里面的终端沟槽到终端沟槽中最外面的一个增加。
在本示例中，终端沟槽211X、211Y和211Z可以具有类似的深度211B，其可以类似于有源沟槽23的深度23B。在其他示例中，深度可以是不同的。在终端结构100DD中，终端沟槽211X与终端沟槽211Y间隔开距离211DA，并且终端沟槽211Y与终端211Z间隔开距离211DB。在本示例中，距离211DB大于距离211DA。换句话说，在本示例中，终端沟槽211X、211Y和211Z之间的距离或间距从最里面的终端沟槽到最外面的终端沟槽增加。在其他示例中，终端沟槽211X、211Y和211Z之间的距离或间距可以从最里面的终端沟槽到最外面的终端沟槽减小。在其他示例中，可以在终端沟槽211X、211Y和211Z中的一个或多个中的电介质层219中提供一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。在另外的示例中，可以很少使用或不使用开口234，其中掺杂区域242被构造为电浮动的。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10DD的电性能。此外，终端沟槽的数量、终端沟槽的宽度和深度、相邻终端沟槽之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距、掺杂区域242的掺杂物浓度和/或掺杂区域242的宽度和深度可以变化。
图36示出了根据本说明书的下述各项的局部剖视图：电子器件10EE、半导体器件10EE、肖特基二极管器件10EE或沟槽肖特基整流器10EE，其在半导体材料区域11的边缘部分101中具有终端结构100EE或终端沟槽结构100EE，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10EE类似于器件10AA，并且下文将仅对它们之间的差异进行描述。在器件10EE中，终端结构100EE包括终端沟槽211X、211Y和211Z。终端沟槽211X从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BX，终端沟槽211Y从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BY，并且终端沟槽211Z从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BZ。在本示例中，深度211BX大于深度211BY和211BZ，并且深度211BY大于深度211BZ。换句话说，终端沟槽的深度从最里面的终端沟槽到最外面的终端沟槽减小。此外，在本示例中，深度211BX可以基本上等于有源沟槽23的深度23B。在其他示例中，深度23B可以大于或小于深度211BX。
在本示例中，终端沟槽211X、211Y和211Z中的每个可以具有基本上相等的宽度211A。在其他示例中，沟槽211X、211Y和211Z可以具有不同的深度。在本示例中，终端沟槽211X、211Y和211Z中的每个以宽度211D分隔开，宽度211D可以相同或不同。在器件10EE中，开口234形成在终端沟槽211X、211Y和211Z中的每个中的电介质层219和电介质结构212中，由此使得导电层44与掺杂区域242进行接触。在其他示例中，可以很少使用或不使用开口234，其中掺杂区域242被构造为电浮动的。此外，可以在终端沟槽211X、211Y和211Z中的一个或多个中的电介质层219中提供一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10EE的电性能。此外，终端沟槽211的数量、终端沟槽211的深度、相邻终端沟槽211之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距、掺杂区域242的掺杂物浓度和/或掺杂区域242的宽度和深度可以变化。
图37示出了根据本说明书的下述各项的局部剖视图：电子器件10FF、半导体器件10FF、肖特基二极管器件10FF或沟槽肖特基整流器10FF，其在半导体材料区域11的边缘部分101中具有终端结构100FF或终端沟槽结构100FF，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10FF类似于器件10AA和器件10EE，并且下文将仅对它们之间的差异进行描述。在器件10FF中，终端结构100FF包括终端沟槽211X、211Y和211Z。终端沟槽211X从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BX，终端沟槽211Y从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BY，并且终端沟槽211Z从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BZ。在本示例中，深度211BX小于深度211BY和211BZ，并且深度211BY小于深度211BZ。换句话说，终端沟槽的深度从最里面的终端沟槽到最外面的终端沟槽增加。此外，在本示例中，深度211BZ可以基本上等于有源沟槽23的深度23B。在其他示例中，深度23B可以大于或小于深度211BZ。
在本示例中，终端沟槽211X、211Y和211Z中的每个可以具有基本上相等的宽度211A。在其他示例中，沟槽211X、211Y和211Z可以具有不同的深度。在本示例中，终端沟槽211X、211Y和211Z中的每个以宽度211D分隔开，宽度211D可以相同或不同。在器件10FF中，开口234形成在终端沟槽211X、211Y和211Z中的每个中的电介质层219和电介质结构212中，由此使得导电层44与掺杂区域242进行接触。在其他示例中，可以很少使用或不使用开口234，其中掺杂区域242被构造为电浮动的。此外，可以在终端沟槽211X、211Y和211Z中的一个或多个中的电介质层219中提供一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10FF的电性能。此外，终端沟槽211的数量、终端沟槽211的深度、相邻终端沟槽211之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距、掺杂区域242的掺杂物浓度和/或掺杂区域242的宽度和深度可以变化。
图38示出了根据本说明书的下述各项的局部剖视图：电子器件10GG、半导体器件10GG、肖特基二极管器件10GG或沟槽肖特基整流器10GG，其在半导体材料区域11的边缘部分101中具有终端结构100GG或终端沟槽结构100GG，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10GG类似于器件10AA和器件10FF，并且下文将仅对它们之间的差异进行描述。在器件10GG中，在终端沟槽211X、211Y和211Z中的至少一个中的电介质层219和电介质结构212被设置成没有开口，由此使得在该终端沟槽中的掺杂区域242是电浮动的。在本示例中，终端沟槽211Y中的电介质层219和电介质结构212被设置成没有开口234。应当理解，此构型可以用于终端沟槽211X和211Z中的一个或多个，包括与终端沟槽211中所示的构型相结合。在其他示例中，可以在终端沟槽211X、211Y和211Z中的一个或多个中的电介质层219中提供一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。
类似于本文所述的其他器件，包括例如器件10V，可以进一步优化器件10GG的电性能。此外，终端沟槽211的数量、终端沟槽211的深度、相邻终端沟槽211之间的间距、最里面的终端沟槽和最外面的有源沟槽23之间的间距、掺杂区域242的掺杂物浓度和/或掺杂区域242的宽度和深度可以变化。
应当理解，用器件10AA、10BB、10CC、10DD、10EE、10FF和10GG示出的任何示例或其部分可以彼此结合和/或与本文描述的其他示例结合，以提供本说明书的教导范围内的不同示例性器件。在一些示例中，可以使用更少(包括没有)的开口234，并且可以在终端沟槽中的一个或多个中的电介质层219中提供一个或多个开口，以在导电层44和导电间隔部结构217A和/或217B中的一个或多个之间提供电。在一些示例中，可以使用或多或少(包括没有)掺杂区域24、240和242。
图39示出了根据本说明书的下述各项的局部剖视图：电子器件10HH、半导体器件10HH、肖特基二极管器件10HH或沟槽肖特基整流器10HH，其在半导体材料区域11的边缘部分101中具有终端结构100HH或终端沟槽结构100HH，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10HH类似于器件10V，并且下文将仅对它们之间的差异进行描述。在本示例中，在器件10HH中，开口234靠近沟槽211的下表面设置在电介质层219和电介质结构212内，以使得导电层44与半导体区域11(例如，半导体层14)电连通或电连接。在本示例中，不包括掺杂区域242，但是在一些示例中，导电材料26邻近半导体材料区域11中的开口234设置，如图39中大体所示。在此构型中，导电材料26通过开口234与半导体层14形成肖特基势垒。
在本示例中，一个或多个掺杂区域246设置在终端沟槽111的下角附近，以便在剖视图中与终端沟槽211的下表面的部分和终端沟槽211的侧表面的部分重叠。在本示例中，提供了一对掺杂区域246。在一些示例中，当半导体层14是N型导电性时，掺杂区域246包括P型导电性。在一些示例中，掺杂区域246具有的掺杂物浓度为在从约1.0×1014个原子/立方厘米至约5.0×1016个原子/立方厘米的范围内。掺杂区域246可以使用倾斜离子注入掺杂技术形成。在其他示例中，掩模技术可以与离子注入掺杂技术或本领域技术人员已知的其他掺杂技术一起使用。
在本示例中，除了本文描述的其他设计参数之外，可以使用下述各项进一步优化器件10HH的电性能：开口234的宽度、掺杂区域246的掺杂物浓度、掺杂区域246的宽度、掺杂区域246的深度和掺杂区域246之间的间距。在本示例中，终端沟槽211的深度211B基本上类似于有源沟槽23的深度23B。在其他示例中，如下文所示，这些深度可以不同。
图40示出了根据本说明书的下述各项的局部剖视图：电子器件10JJ、半导体器件10JJ、肖特基二极管器件10JJ或沟槽肖特基整流器10JJ，其在半导体材料区域11的边缘部分101中具有终端结构100JJ或终端沟槽结构100JJ，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10JJ类似于器件10HH，并且下文将仅对它们之间的差异进行描述。在器件10JJ中，在靠近最外面的导电间隔部结构217A的电介质层219内提供开口，并且导电材料26的一部分26H设置在开口内，从而接触最外面的导电间隔部结构217A中的导电材料217。在此构型中，导电间隔部结构217A电连接到导电层44。在器件10JJ中，最里面的导电间隔部结构217B是电浮动的。此外，器件10JJ示出为没有掺杂区域24和240。然而，应当理解，掺杂区域24和240中的一个或多个可以包括在器件10JJ中。另外，在本示例中，终端沟槽211的深度211B类似于有源沟槽23的深度23B。应当理解，这些深度可以不同。类似于本文所述的其他器件，包括例如10HH，可以进一步优化器件10JJ的电性能。此外，导电间隔部结构217A的掺杂物浓度和导电类型可以变化。
图41示出了根据本说明书的下述各项的局部剖视图：电子器件10KK、半导体器件10KK、肖特基二极管器件10KK或沟槽肖特基整流器10KK，其在半导体材料区域11的边缘部分101中具有终端结构100KK或终端沟槽结构100KK，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10KK类似于器件10HH和器件10JJ，并且下文将仅对它们之间的差异进行描述。在器件10KK中，在电介质层219内靠近最外面的导电间隔部217A和最里面的导电间隔部217B设置开口。导电材料26的一部分26H设置在开口中的一个内，从而接触最外面的导电间隔部结构217A中的导电材料217，并且导电材料26的一部分26I设置在另一个开口内，从而接触最里面的导电间隔部结构217B中的导电材料217。在此构型中，导电间隔部结构217A和217B都电连接到导电层44。此外，器件10KK示出为没有掺杂区域24和240。然而，应当理解，掺杂区域24和240中的一个或多个可以包括在器件10KK中。另外，在本示例中，终端沟槽211的深度211B类似于有源沟槽23的深度23B。应当理解，这些深度可以不同。类似于本文所述的其他器件，包括例如器件10HH，可以进一步优化器件10KK的电性能。此外，导电间隔部结构217A和217B的掺杂物浓度和导电类型可以变化。
图42示出了根据本说明书的下述各项的局部剖视图：电子器件10LL、半导体器件10LL、肖特基二极管器件10LL或沟槽肖特基整流器10LL，其在半导体材料区域11的边缘部分101中具有终端结构100LL或终端沟槽结构100LL，以及在半导体材料区域11的有源部分103中具有源结构102或有源沟槽结构102。器件10LL类似于器件10VV，并且下文将仅对它们之间的差异进行描述。具体地，在器件10LL中，有源沟槽23中的一个或多个的深度23B大于终端沟槽211的深度211B。此外，器件10LL包括掺杂区域24和/或240中的一个或多个。应当理解，在其他示例中，掺杂区域24和/或240可以被排除。此外，在器件10LL中，导电间隔部结构217A和217B是电浮动的。应当理解，在其他示例中，导电间隔部结构217A可以单独地或与导电间隔部结构217B结合地电连接到导电层44。类似于本文所述的其他器件，包括例如10HH，可以进一步优化器件10LL的电性能。
图43示出了根据本说明书的下述各项的局部剖视图：电子器件10MM、半导体器件10MM、肖特基二极管器件10MM或沟槽肖特基整流器10MM，其在半导体材料区域11的边缘部分101中具有终端结构100MM或终端沟槽结构100MM，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10MM类似于器件10HH，并且下文将仅对它们之间的差异进行描述。具体地，在器件10MM中，有源沟槽23中的一个或多个的深度23B小于终端沟槽211的深度211B。此外，器件10MM包括掺杂区域24和/或240中的一个或多个。应当理解，在其他示例中，掺杂区域24和/或240可以被排除。此外，在器件10MM中，导电间隔部结构217A和217B是电浮动的。应当理解，在其他示例中，导电间隔部结构217A可以单独地或与导电间隔部结构217B结合地电连接到导电层44。类似于本文所述的其他器件，包括例如器件10HH，可以进一步优化器件10MM的电性能。
应当理解，用器件10HH、10JJ、10KK、10LL和10MM示出的任何示例或其部分可以彼此结合和/或与本文描述的其他示例结合，以提供本说明书的教导范围内的器件的不同构型。例如，类似于用器件10AA、10BB、10CC、10DD、10EE、10FF、10GG和10NN(下述)描述的示例，这些器件可以被构造有多个(即，多于一个)终端沟槽。
图44示出了根据本说明书的下述各项的局部剖视图：电子器件10NN、半导体器件10NN、肖特基二极管器件10NN或沟槽肖特基整流器10NN，其在半导体材料区域11的边缘部分101中具有终端结构100NN或终端沟槽结构100NN，以及在半导体材料区域11的有源部分103中具有有源结构102或有源沟槽结构102。器件10NN类似于器件10CC和器件10EE，并且下文将仅对它们之间的差异进行描述。在器件10NN中，终端结构100NN包括终端沟槽211X、211Y和211Z。在本示例中，终端沟槽211X具有宽度211AX，终端沟槽211Y具有宽度211AY，并且终端沟槽211Z具有宽度211AZ。更具体地，在本示例中，宽度211AX大于宽度211AY和宽度211AZ，并且宽度211AY大于211AZ。换句话说，在终端结构100NN中，终端沟槽211X、211Y和211Z的宽度从终端沟槽中最里面的一个到终端沟槽中最外面的一个减小。应当理解，在其他示例中，终端沟槽211X、211Y和211Z的宽度可以从终端沟槽中最里面的一个到终端沟槽中最外面的一个增加。
此外，在本示例中，终端沟槽211X从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BX，终端沟槽211Y从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BY，并且终端沟槽211Z从主表面18延伸到半导体材料区域11(例如，半导体层14)中至深度211BZ。在本示例中，深度211BX大于深度211BY和211BZ，并且深度211BY大于深度211BZ。换句话说，终端沟槽的深度从最里面的终端沟槽到最外面的终端沟槽减小。此外，在本示例中，深度211BX可以基本上等于有源沟槽23的深度23B。在其他示例中，深度23B可以大于或小于深度211BX。应当理解，在其他示例中，终端沟槽的深度可以从最里面的终端沟槽到最外面的终端沟槽增加。
在本示例中，终端沟槽211X、211Y和211Z中的每个以宽度211D分隔开，宽度211D可以相同或不同。在器件10NN中，开口234形成在终端沟槽211X、211Y和211Z中的每个中的电介质层219和电介质结构212中，由此使得导电层44与掺杂区域242进行接触。在其他示例中，可以很少使用或不使用开口234。此外，可以在终端沟槽211X、211Y和211Z中的一个或多个中的电介质层219中提供一个或多个开口，以提供与导电间隔部结构217A和/或217B中的一个或多个的接触。在器件10NN的其他示例中，导电材料26可以被包括在掺杂区域242内，并且掺杂区域24和/或240可以被排除。
根据本示例，终端沟槽211X、211Y和211Z各自的宽度211AX、211AY和211AZ是不同的。具体而言，宽度211AX大于宽度211AY和211AZ，并且宽度211AY大于211AZ。换句话说，器件10NN中的终端沟槽的宽度从终端沟槽中最里面的一个到终端沟槽中最外面的一个减小。在其他示例中，终端沟槽的宽度可以从终端沟槽中最里面的一个到终端沟槽中最外面的一个增加。根据本示例，终端沟槽的宽度差可以用于控制终端沟槽的深度。更具体地，更窄的纵横比可以导致更浅的深度，并且该纵横比可以用作设计规则，以实现给定终端沟槽的期望深度。这样，通过调节终端沟槽的相应宽度，可以使用单个掩模步骤形成在不同深度处的终端沟槽。这种技术可以用于本文描述的任何示例。
类似于本文所述的其他器件，包括例如器件10V、10CC和10EE，可以进一步优化器件10NN的电性能。
根据前述全部内容，本领域技术人员可以确定，根据一个示例，第一终端沟槽的第二侧表面靠近第一有源沟槽。在另一个示例中，第二掺杂区域电耦合到第一导电层。在又一个示例中，第二掺杂区域包括连续掺杂区域，其完全在第一终端沟槽和第一有源沟槽之间的半导体材料区域内横向延伸。在再一个示例中，第二掺杂区域被构造为防护环结构。在一个示例中，肖特基接触区域的一部分设置在第二掺杂区域的第一部分内。在另一个示例中，第二掺杂区域的第二部分缺乏肖特基接触区域。
在又一个示例中，半导体材料区域的一部分横向插置在第二掺杂区域和第一有源沟槽之间。在再一个示例中，肖特基接触区域的一部分设置在第二掺杂区域的一部分中，并且设置在插置在第二掺杂区域和第一有源沟槽之间的半导体材料区域的一部分中。在一个示例中，第一导电间隔部是电浮动的，并且第二导电间隔部电耦合到第一导电层。在另一个示例中，第二终端沟槽插置在第一终端沟槽和第一有源沟槽之间。在又一个示例中，第二终端沟槽对接第一终端沟槽以形成合并结构。在再一个示例中，肖特基接触区域设置在第三导电结构的至少一部分中。在一个示例中，第三导电结构电耦合到第一导电层。
根据前述全部内容，本领域技术人员可以确定，根据一个示例，肖特基接触区域的一部分设置在邻近开口的半导体材料区域内。在另一个示例中，与第一导电类型相反的第二导电类型的第一掺杂区域设置在邻近开口的半导体材料区域内。在又一个示例中，第一导电层电耦合到第二导电间隔部。在再一个示例中，电介质层包括靠近第二下表面设置的第二开口。在一个示例中，第一导电层通过第二开口电耦合到半导体材料区域。在另一个示例中，第二宽度和第三宽度是不同的。在又一个示例中，第二深度和第三深度是不同的。
鉴于上述全部内容，显然公开了新颖的结构。除了其他特征之外，包括了半导体器件，其具有作为半导体材料区域的一部分的有源器件区域和终端区域。终端结构设置在终端区域内，并且包括终端沟槽和设置在半导体材料区域内的导电结构。导电结构通过电介质结构与半导体材料区域电隔离。电介质层设置成覆盖终端沟槽的至少一部分，并且导电层横向延伸以覆盖电介质层，从而提供场板构型。在一些示例中，终端结构是电浮动的。在其他示例中，导电结构包括设置在终端沟槽的相对侧表面上的一对导电间隔部结构。在一些示例中，导电间隔部结构中最外面的一个可以电连接到导电层。在一些示例中，两个导电间隔部都是电浮动的。在一些示例中，终端结构包括多个(即，多于一个)终端沟槽，每个终端沟槽具有设置在其中的导电结构，其通过电介质结构与半导体材料区域电隔离。在一些示例中，终端沟槽具有不同的宽度和/或不同的深度。在其他示例中，导电层可以通过靠近终端沟槽中的一个或多个的下表面的开口电连接到半导体材料区域。在附加示例中，多个终端结构可以包括终端沟槽彼此对接的合并结构。在更进一步的示例中，导电类型与半导体材料区域相反的掺杂区域可以设置在靠近终端沟槽的各种位置处。
终端结构被构造为除了其他之外还改善半导体器件的电性能，诸如包括沟槽栅肖特基整流器器件的肖特基整流器器件。更具体地，终端结构被构造为在例如反向偏压条件下管理、控制或减少半导体器件中电场累积的影响。在实践中发现，本文描述的结构提供与相关器件至少相同的电性能；未发现对有源器件的性能有实质性影响，对于较低电压器件(例如20伏器件)到较高电压器件(例如300伏或更高)是可构造的或可扩展的；与现有的工艺流程或集成方案兼容，节省了制造成本；并提供更稳固的半导体器件。
尽管结合具体的优选示例描述了本实用新型的主题，但前述附图及其描述只用来描绘本实用新型主题的典型示例，因此不应被视作限制本实用新型主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。
如下文的权利要求所反映，本实用新型的各方面具有的特征可少于前文公开的单个示例的所有特征。所以，下文表述的权利要求据此明确地并入具体实施方式中，且每项权利要求本身都代表本实用新型的独立示例。此外，尽管本文描述的一些示例包含其他示例中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同示例的特征的组合意在属于本实用新型的范围，而且意在形成不同的示例。

Claims (9)

1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体材料区域，所述半导体材料区域包括：
第一导电类型；
第一主表面；
第二主表面，所述第二主表面与所述第一主表面相对；
有源区域；以及
终端区域；
有源结构，所述有源结构设置在所述有源区域中并包括：
第一有源沟槽，所述第一有源沟槽从所述第一主表面延伸到所述半导体材料区域中至第一深度；以及
第一导电结构，所述第一导电结构在所述第一有源沟槽内并通过第一电介质结构与所述半导体材料区域电隔离，其中所述第一有源沟槽具有靠近所述第一主表面的第一宽度；
终端结构，所述终端结构设置在所述终端区域中并包括：
第一终端沟槽，所述第一终端沟槽从所述第一主表面延伸到所述半导体材料区域中至第二深度；
第二导电结构，所述第二导电结构在所述第一终端沟槽内并通过第二电介质结构与所述半导体材料区域电隔离，其中：
所述第一终端沟槽包括：
靠近所述第一主表面的第二宽度；
第一侧表面；
第二侧表面，所述第二侧表面与所述第一侧表面相对；以及
第一下表面，所述第一下表面在所述第一侧表面和所述第二侧表面之间延伸；
所述第一侧表面插置在所述第二侧表面和所述第一有源沟槽之间；以及
所述第二导电结构包括：
第一导电间隔部，所述第一导电间隔部设置成靠近所述第一终端沟槽的所述第一侧表面；以及
第二导电间隔部，所述第二导电间隔部设置成靠近所述第一终端沟槽的所述第二侧表面；以及
电介质层，所述电介质层设置成覆盖所述第一主表面的一部分并与所述第一导电间隔部重叠并与所述第二导电间隔部重叠；
肖特基接触结构，所述肖特基接触结构邻近所述第一主表面设置在所述第一有源沟槽的相对侧上；
第一掺杂区域，所述第一掺杂区域在所述半导体材料区域中与所述第一终端沟槽的第一侧表面邻近并从所述第一主表面延伸至第三深度；
第二掺杂区域，所述第二掺杂区域在所述半导体材料区域中与所述第一终端沟槽的第二侧表面邻近并从所述第一主表面延伸至第四深度；以及
第一导电层，所述第一导电层设置成覆盖所述第一主表面并电耦合到所述肖特基接触结构。
2.根据权利要求1所述的半导体器件结构，其中，
所述第一导电层设置成覆盖所述第二掺杂区域；以及
所述第一掺杂区域和所述第二掺杂区域包括与所述第一导电类型相反的第二导电类型。
3.根据权利要求1所述的半导体器件结构，其中，
所述肖特基接触结构在所述第一掺杂区域的至少一部分中；
所述第一掺杂区域电耦合至所述第一导电层；以及
所述第二掺杂区域是电浮动的。
4.根据权利要求1所述的半导体器件结构，其中，
所述电介质层包括靠近所述第一终端沟槽的所述第一下表面设置的开口；
所述第一导电层进一步电耦合至邻近所述开口的所述半导体材料区域；以及
所述肖特基接触结构的一部分设置在邻近所述开口的所述半导体材料区域内。
5.根据权利要求1所述的半导体器件结构，其中，
所述终端结构还包括：
第二终端沟槽，所述第二终端沟槽从所述第一主表面延伸到所述半导体材料区域中至第五深度；以及
第三导电结构，所述第三导电结构在所述第二终端沟槽内并通过第三电介质结构与所述半导体材料区域电隔离；
所述第二终端沟槽包括：
靠近所述第一主表面的第三宽度；
第三侧表面；
第四侧表面，所述第四侧表面与所述第三侧表面相对；以及
第二下表面，所述第二下表面在所述第三侧表面和所述第四侧表面之间延伸；
所述第三侧表面插置在所述第四侧表面和所述第一有源沟槽之间；
所述第三导电结构包括：
第三导电间隔部，所述第三导电间隔部设置成靠近所述第三侧表面；以及
第四导电间隔部，所述第四导电间隔部设置成靠近所述第四侧表面；以及
所述电介质层延伸到所述第二终端沟槽中并设置成覆盖所述第二下表面、所述第三导电间隔部和所述第四导电间隔部。
6.根据权利要求5所述的半导体器件结构，其中，
所述电介质层包括靠近所述第二下表面设置的第二开口；以及
所述第一导电层通过所述第二开口电耦合到所述半导体材料区域。
7.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体材料区域，所述半导体材料区域包括：
第一导电类型；
第一主表面；
第二主表面，所述第二主表面与所述第一主表面相对；
有源区域；以及
终端区域；
有源结构，所述有源结构设置在所述有源区域中并包括：
第一有源沟槽，所述第一有源沟槽从所述第一主表面延伸到所述半导体材料区域中至第一深度；以及
第一导电结构，所述第一导电结构在所述第一有源沟槽内并通过第一电介质结构与所述半导体材料区域电隔离，其中所述第一有源沟槽具有靠近所述第一主表面的第一宽度；
终端结构，所述终端结构设置在所述终端区域中并包括：
电介质层，所述电介质层覆盖所述第一主表面，所述电介质层具有电介质层内边缘；
第一掺杂区域，所述第一掺杂区域在所述半导体材料区域中并包括：
与所述第一导电类型相反的第二导电类型；
第一掺杂区域外边缘；以及
第一掺杂区域内边缘，其中
所述第一掺杂区域内边缘插置在所述第一掺杂区域外边缘和所述第一有源沟槽之间；
所述半导体材料区域的一部分横向地插置在所述第一掺杂区域内边缘和所述第一有源沟槽之间；
所述电介质层内边缘插置在所述第一掺杂区域外边缘和所述第一掺杂区域内边缘之间；以及
所述终端结构没有终端沟槽；
肖特基接触结构，所述肖特基接触结构邻近所述第一主表面设置在所述第一有源沟槽的相对侧上，其中，所述肖特基接触结构的一部分在所述第一掺杂区域中；以及
第一导电层，所述第一导电层设置成覆盖所述第一主表面并且电耦合到所述肖特基接触结构，所述第一导电层覆盖所述电介质层并与所述第一掺杂区域外边缘重叠。
8.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
半导体材料区域，所述半导体材料区域包括：
第一导电类型；
第一主表面；
第二主表面，所述第二主表面与所述第一主表面相对；
有源区域；以及
终端区域；
有源结构，所述有源结构设置在所述有源区域中并包括：
第一有源沟槽，所述第一有源沟槽从所述第一主表面延伸到所述半导体材料区域中至第一深度；以及
第一导电结构，所述第一导电结构在所述第一有源沟槽内并通过第一电介质结构与所述半导体材料区域电隔离，其中所述第一有源沟槽具有靠近所述第一主表面的第一宽度；
终端结构，所述终端结构设置在所述终端区域中并包括：
第一终端沟槽，所述第一终端沟槽从所述第一主表面延伸到所述半导体材料区域中至第二深度；
第二导电结构，所述第二导电结构在所述第一终端沟槽内并电耦合到所述半导体材料区域，其中：
所述第一终端沟槽不具有电介质结构；
所述第一终端沟槽包括：
靠近所述第一主表面的第二宽度；
第一侧表面；
第二侧表面，所述第二侧表面与所述第一侧表面相对；以及
第一下表面，所述第一下表面在所述第一侧表面和所述第二侧表面之间延伸；以及
所述第一侧表面插置在所述第二侧表面和所述第一有源沟槽之间；以及
电介质层，所述电介质层设置成覆盖所述第一主表面的一部分并与所述第一终端沟槽的第二侧表面重叠；
肖特基接触结构，所述肖特基接触结构邻近所述第一主表面设置在所述第一有源沟槽的相对侧上；以及
第一导电层，所述第一导电层设置成覆盖所述第一主表面并电耦合到所述肖特基接触结构，所述第一导电层覆盖所述电介质层并与所述第一终端沟槽重叠。
9.根据权利要求8所述的半导体器件结构，其中，
所述第二导电结构包括具有与所述第一导电类型相反的第二导电类型的多晶半导体材料；
所述半导体器件结构还包括：
所述第二导电类型的第一掺杂区域，所述第一掺杂区域在所述第一终端沟槽的第一侧表面与所述第一有源沟槽之间延伸；以及
所述第一导电类型的第二掺杂区域，所述第二掺杂区域在所述第一掺杂区域中；以及
所述肖特基接触结构的一部分设置在所述第二掺杂区域和所述多晶半导体材料中。
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