CN210897290U - 一种半导体器件 - Google Patents

Abstract

本实用新型公开属于一种半导体器件，属于半导体技术领域。本实用新型的半导体器件，包括：衬底、多层缓冲层构成的复合缓冲区、具有比缓冲区的带隙宽的带隙的阻挡区、盖帽区、多层绝缘层构成的复合绝缘区、源极、漏极、栅电极。本实用新型解决了现有的半导体器件漏电流大和阈值电压低问题。

Description

一种半导体器件

技术领域

本实用新型属于半导体技术领域，特别是涉及一种半导体器件。

背景技术

随着电力电子半导体技术的发展，开关电源对半导体器件性能和可靠性的要求日益苛刻，以硅材料为基础的传统半导体功率器件已逐步逼近其理论极限。作为第三代宽禁带半导体材料的典型代表，氮化镓具有比Si更优异的物理特性，是高频、高温、高压和大功率应用的优良半导体材料，具有广阔的市场前景。

漏电流大和阈值电压低仍然是当今半导体技术领域限制半导体器件发展的主要缺陷，因此急需我们研究出有效的解决方案，解决半导体器件漏电流大和阈值电压低的问题。

实用新型内容

本实用新型的目的在于提供一种半导体器件，解决了现有的半导体器件漏电流大和阈值电压低问题。

为解决上述技术问题，本实用新型是通过以下技术方案实现的：

本实用新型的一种半导体器件，其包括：

衬底；

复合缓冲区，其设置在所述衬底的一侧；

阻挡区，其设置在所述复合缓冲区原理所述衬底的一侧；所述阻挡区带隙的宽度大于所述复合缓冲区的带隙的宽度；

盖帽区，其设置在所述阻挡层远离所述复合缓冲区的一侧，所述盖帽区为P 型掺杂；

复合绝缘区，其设置在所述盖帽区的一侧；

源极，其设置在所述阻挡区上远离所述复合缓冲区的一侧；

漏极，其设置在所述阻挡区上远离所述复合缓冲区的一侧，且与所述源极相互隔离；

栅电极，其与所述盖帽区相邻。

在本实用新型的一个实施例中，所述复合缓冲区包括氮化铝层，氮化铝镓层和氮化镓层。

在本实用新型的一个实施例中，所述复合绝缘区包括氮化物绝缘层和氧化物绝缘层。

在本实用新型的一个实施例中，所述栅电极设置在所述盖帽区的一侧壁上。

在本实用新型的一个实施例中，所述栅电极设置在所述盖帽区的两侧壁上。

在本实用新型的一个实施例中，所述栅电极设置在所述盖帽区顶部。

在本实用新型的一个实施例中，所述半导体器件还包括栅介质层，所述栅介质层设置在所述栅电极与所述盖帽区之间。

在本实用新型的一个实施例中，所述栅电极与所述漏极之间的距离为 8-20μm。

在本实用新型的一个实施例中，所述半导体器件设置有多个栅电极。

在本实用新型的一个实施例中，所述盖帽区中掺杂Mg元素。

本实用新型通过盖帽区中掺杂Mg元素，获得p-GaN区，通过调节掺杂浓度，调节阈值电压范围，以此获得高的阈值电压。通过在复合缓冲区设置多层缓冲层结构来提高半导体器件整体质量，以此减小半导体器件的漏电流。通过复合绝缘区的设置，对栅电极和阻挡区有效隔离，以此减小半导体器件的漏电流。

当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型一种半导体器件的结构示意图；

图2为本实用新型一种半导体器件的另一实施例的结构示意图；

图3为图1中半导体器件的制备方法流程图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

请一并参阅图1、图2及图3所示，本实用新型提供一种半导体器件，可以应用在功率半导体器件和射频半导体器件上，其包括衬底2、复合缓冲区4、阻挡区6、复合绝缘区8、盖帽区10、源极12、漏极14和栅电极16。

请一并参阅图1、图2及图3所示，衬底2所用材料包括蓝宝石、碳化硅、硅、氧化锌、氧化铝、铝酸锂或氮化镓中的一种或多种。

请一并参阅图1、图2及图3所示，复合缓冲区4设置在衬底2的一侧，复合缓冲区4材料包括：三氧化二铝、氧化铪、氧化钛、氮化钛、氮化铝、氮化铝镓或氮化镓中的一种或多种。本实施例中，复合缓冲区4依次包括氮化铝层41，氮化铝镓层42和氮化镓层43。所述复合缓冲区4，不同层的晶格常数逐渐发生变化，位于衬底2表面附近的材料的晶格常数最接近衬底2的晶格常数，顶层的材料的晶格常数最接近后续形成的阻挡层的晶格常数，从而可以降低所述复合缓冲区4内由于与衬底2的晶格常数导致的晶格缺陷，减少复合缓冲区4 与衬底2界面上的界面态，减少界面上的界面漏电流。同时还能够有效缓解后期生长阻挡层的应力，同时减少半导体器件的垂直漏电，提高器件的耐压性。

请一并参阅图1、图2及图3所示，阻挡区6设置在复合缓冲区4远离衬底 2的一侧，所述阻挡区6具有比所述复合缓冲区4的带隙宽的带隙，并在阻挡区 6与复合缓冲区4之间的沟道中引起2D电子气(2DEG)，即阻挡区6为沟道中2D电子气供应电荷。本实施例中阻挡区6的材料例如为氮化铝镓。

请一并参阅图1、图2及图3所示，复合绝缘区8设置在所述阻挡区6的一侧，所述复合绝缘区8依次包括氮化物绝缘层81和氧化物绝缘层82。本实施例中，复合绝缘区8可以包括氮化硅层和氧化硅层，复合绝缘区8的厚度例如可以为40-60nm。

请一并参阅图1、图2及图3所示，源极12设置在所述阻挡区6上远离所述复合缓冲区4的一侧，源极12穿过复合绝缘区8与阻挡区6连接。漏极14 设置在所述阻挡区6上远离所述复合缓冲区4的一侧，漏极14也穿过复合绝缘区8与阻挡区6连接，所述漏极14与源极12相互分离设置。所述源极12和漏极14分别包括依次沉积的第一钛金属层、铝金属层、第二钛金属层和氮化钛层。

请一并参阅图1、图2及图3所示，盖帽区10穿过复合绝缘区8设置在阻挡层远离复合缓冲区4的一侧，且位于源极12和漏极14之间。所述盖帽区10 例如可以采用GaN制得，所述盖帽区10可以不掺杂也可以P型掺杂或n型掺杂，本实施例中，采用P型掺杂的盖帽层，并且所述盖帽区10的厚度足够耗尽所述复合缓冲区4中的2D电子气，使得所述半导体器件具有正阈值电压。盖帽层中掺杂元素例如为Mg元素，实验证明Mg元素掺杂浓度越高，阈值电压越高，例如Mg掺杂浓度为1e18-4e19，阈值电压变化范围为0V-3V。

请一并参阅图1、图2及图3所示，栅电极16与所述盖帽区10相邻，在本实施例中，栅电极16设置在所述盖帽区10的一侧壁上，在其他实施例中，栅电极16还可以设置在所述盖帽区10的两侧壁上，该配置提供了盖帽区10左侧和右侧上的单独栅极偏置，可实现器件电学特性的更精确的控制。在其他实施例中，栅电极16还可以设置在所述盖帽区10顶部，在其他实施例中，栅电极 16还可同时位于盖帽区10的两侧壁上、盖帽区10的顶部及两者转角处。所述栅电极16可以采用例如Ni、Au合金制成。栅电极16通过复合绝缘区8与阻挡区6隔开。复合绝缘区8可以防止栅电极16接触阻挡区6，防止肖特基(Schottky) 势垒被打开，这将导致较低的最大栅极电压。另外栅电极16到漏极14的距离为8-20μm，此范围使得半导体器件的击穿电压大于600V。

请一并参阅图1、图2及图3所示，在其他实施例中，盖帽层还可以嵌入阻挡层中，在盖帽层顶部和/或盖帽层内设有栅电极16，栅电极16通过复合绝缘层与阻挡区6隔开。栅电极16可以像“钉子”一样伸入盖帽层中，与盖帽层连接。在其他实施例中，还可以设有多个栅电极16，每个栅电极16可以像“钉子”一样伸入盖帽层中，每个栅电极16之间可以通过栅介质层18进行隔离，栅介质层18所用材料例如可以为氮化硅，这样的设置可以改善导通电阻，避免出现半导体器件的漏电以及击穿的问题，有效的保护了半导体器件，增强了半导体器件的可靠性。

请一并参阅图1、图2及图3所示，在其他实施例中还可以设置多个盖帽区 10，并在每个盖帽区10内设置多个栅电极16。

请一并参阅图1、图2及图3所示，一种半导体器件的制备方法，步骤如下：

请一并参阅图1、图2及图3所示，本申请的半导体器件可在衬底2上沉积复合缓冲区4，诸如在蓝宝石、碳化硅、硅、氧化锌、氧化铝、铝酸锂或氮化镓等衬底2上沉积复合缓冲区4，例如本实施例中在碳化硅衬底2上沉积复合缓冲区4。复合缓冲区4内包括多层缓冲层，本实施例中多层缓冲层所用的材料依次包括：氮化铝层41、氮化铝镓层42和氮化镓层43。在复合缓冲区4中，不同层的晶格常数逐渐发生变化，使位于衬底2表面附近的氮化铝层41的晶格常数最接近碳化硅衬底2的晶格常数，顶层的氮化镓层43的晶格常数最接近后续形成的氮化铝镓阻挡层6的晶格常数，从而可以降低所述复合缓冲区4内由于与碳化硅衬底2的晶格常数导致的晶格缺陷，减少复合缓冲区4与衬底2界面上的界面态，减少界面上的界面漏电流。同时还能够有效缓解后期生长氮化铝镓阻挡层6的应力，同时减少半导体器件的垂直漏电，提高器件的耐压性。

请一并参阅图1、图2及图3所示，采用等离子体增强化学气相电沉积方法，在复合缓冲区4上沉积氮化铝镓阻挡层6，所述氮化铝镓阻挡层6具有比所述复合缓冲区4的带隙宽的带隙，并在复合缓冲区4之间的沟道中引起2D电子气 (2DEG)，即氮化铝镓阻挡区6为沟道中2D电子气供应电荷。

请一并参阅图1、图2及图3所示，采用磁控溅射镀膜工艺在氮化铝镓阻挡层上沉积复合绝缘区8，本实施例中，复合绝缘区8可以包括氮化硅层和氧化硅层，复合绝缘区8的厚度例如可以为40-60nm。

请一并参阅图1、图2及图3所示，采用蚀刻工艺获得贯穿复合绝缘区8的源极12接触孔、漏极14接触孔和盖帽层窗口。

请一并参阅图1、图2及图3所示，在源极12接触孔和漏极14接触孔中沉积源极12金属和漏极14金属，从而获得源极12和漏极14。

请一并参阅图1、图2及图3所示，在盖帽层10窗口内沉积掺杂Mg元素的 P-GaN层，从而获得P-GaN盖帽层10，以此可以调节阈值电压的变化范围。

请一并参阅图1、图2及图3所示，在盖帽层上沉积栅电极16金属，从而获得栅电极16。

在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上公开的本实用新型优选实施例只是用于帮助阐述本实用新型。优选实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本实用新型。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，其包括：

衬底；

复合缓冲区，其设置在所述衬底的一侧；

阻挡区，其设置在所述复合缓冲区远离所述衬底的一侧；所述阻挡区的带隙的宽度大于所述复合缓冲区的带隙的宽度；

盖帽区，其设置在所述阻挡区远离所述复合缓冲区的一侧，所述盖帽区为P型掺杂；

复合绝缘区，其设置在所述盖帽区的一侧；

源极，其设置在所述阻挡区上远离所述复合缓冲区的一侧；

漏极，其设置在所述阻挡区上远离所述复合缓冲区的一侧，且与所述源极相互隔离；

栅电极，其与所述盖帽区相邻。

2.根据权利要求1所述一种半导体器件，其特征在于，所述复合缓冲区包括氮化铝层，氮化铝镓层和氮化镓层。

3.根据权利要求1所述一种半导体器件，其特征在于，所述复合绝缘区包括氮化物绝缘层和氧化物绝缘层。

4.根据权利要求1所述一种半导体器件，其特征在于，所述栅电极设置在所述盖帽区的一侧壁上。

5.根据权利要求1所述一种半导体器件，其特征在于，所述栅电极设置在所述盖帽区的两侧壁上。

6.根据权利要求1所述一种半导体器件，其特征在于，所述栅电极设置在所述盖帽区顶部。

7.根据权利要求1所述一种半导体器件，其特征在于，所述半导体器件还包括栅介质层，所述栅介质层设置在所述栅电极与所述盖帽区之间。

8.根据权利要求1所述一种半导体器件，其特征在于，所述栅电极与所述漏极之间的距离为8-20μm。

9.根据权利要求1所述一种半导体器件，其特征在于，所述半导体器件设置有多个栅电极。

10.根据权利要求1所述一种半导体器件，其特征在于，所述盖帽区中掺杂Mg元素。

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