CN210723027U - 半导体存储器单元和存储器电路 - Google Patents

半导体存储器单元和存储器电路 Download PDF

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Abstract

本公开涉及半导体存储器单元和存储器电路。一种方法可以用来对存储器单元进行不可逆地编程，存储器单元包括MOS晶体管，MOS晶体管具有通过沟道区域分离的第一源极/漏极区域和第二源极/漏极区域，沟道区域邻近栅极区域。方法包括沿第一源极/漏极区域的宽度施加电流，以使第一源极/漏极区域的电阻率不可逆地增加。

Description

半导体存储器单元和存储器电路
技术领域
本公开总体上涉及存储器电路，并且更具体地，涉及存储器单元。
背景技术
只读存储器是具有只能被写入一次的内容的存储器。在这种类型的存储器中使用的存储器单元是不可逆编程存储器单元。
将期望至少部分地改进已知的不可逆编程可编程存储器单元的某些方面。
实用新型内容
本公开的实施例涉及不可逆编程存储器单元的形成。一个实施例克服了已知的不可改变-可编程存储器单元的全部或部分缺点。
在第一方面，提供了一种半导体存储器元件，其包括：沟道区域，布置在半导体主体中；栅极区域，覆在所述沟道区域上方；第一源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中；第二源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中，所述第一源极/漏极区域通过所述沟道区域与所述第二源极/漏极区域隔开；第一接触，与所述第一源极/漏极区域电接触；以及第二接触，与所述第一源极/漏极区域电接触并且与所述第一接触隔开，所述第一接触和所述第二接触被配置成使得通过在所述第一接触和所述第二接触之间施加电流，能够不可逆地增加所述第一源极/漏极区域的电阻率。
根据一个实施例，通过在所述栅极区域的两个接触之间施加所述电流，能够不可逆地增加所述栅极区域的电阻率。
根据一个实施例，所述电流大于阈值电流的两倍，在所述阈值电流处，所述第一源极/漏极区域的电阻率将不可逆地增加。
根据一个实施例，通过在所述第一接触和所述第二接触之间施加电压，能够增加所述第一源极/漏极区域的电阻率。
根据一个实施例，所述电压比控制电压大10％至20％，超过所述控制电压，所述第一源极/漏极区域的电阻率将进一步增加。
根据一个实施例，所述第一接触和所述第二接触彼此隔开一距离，所述距离在所述第一源极/漏极区域的宽度的大约40％和50％之间。
根据一个实施例，所述第一源极/漏极区域具有近似230nm的宽度，并且其中所述第一接触和所述第二接触间隔开近似100nm。
根据一个实施例，半导体存储器元件进一步包括第三接触，所述第三接触与所述第二源极/漏极区域电接触，所述第三接触延伸所述第二源极/漏极区域的宽度的至少90％。
在第二方面，提供了一种存储器电路，其包括多个如第一方面所述的半导体存储器元件。
根据一个实施例，所述存储器电路包括第一存储器单元和第二存储器单元，其中所述第一存储器单元的所述第一源极/漏极区域与所述第二存储器单元的所述第二源极/漏极区域是共同的。
根据一个实施例，每个存储器单元耦合到写入晶体管和读出晶体管。
在第三方面，提供了一种半导体存储器元件，其包括：沟道区域，布置在半导体主体中，所述沟道区域具有长度和宽度；栅极区域，覆在所述沟道区域上方；第一源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中；第二源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中，所述第一源极/漏极区域通过所述沟道区域与所述第二源极/漏极区域隔开；第一接触，与所述第一源极/漏极区域电接触；第二接触，与所述第一源极/漏极区域电接触，并且与所述第一接触隔开在所述宽度的大约40％和50％之间的距离；以及第三接触，与所述第二源极/漏极区域电接触，所述第三接触延伸所述宽度的至少90％。
根据一个实施例，半导体存储器元件进一步包括耦合在所述第一接触和所述第二接触之间的电流源。
根据一个实施例，第一接触和第二接触被配置成使得通过在所述第一接触和所述第二接触之间施加电流，能够不可逆地增加所述第一源极/漏极区域的电阻率。
根据一个实施例，第一接触和第二接触被配置成使得通过在所述第一接触和所述第二接触之间施加过电压，能够不可逆地增加所述第一源极/漏极区域的电阻率。
根据一个实施例，所述宽度在200nm和230nm之间，并且所述第二接触与所述第一接触隔开80nm至115nm的距离。
根据一个实施例，所述第三接触基本上覆盖所述第二源极/漏极区域的整个宽度。
一个实施例提供了一种MOS晶体管，其中通过在源极和/或漏极区域的两个接触之间施加电流，能够不可逆地增加源极和/或漏极区域的电阻率。
根据一个实施例，通过在栅极区域的两个接触之间施加电流，进一步能够不可逆地增加栅极区域的电阻率。
根据一个实施例，电流大于阈值。
根据一个实施例，电流大于阈值的两倍。
根据一个实施例，通过在接触之间进一步施加电压，能够增加区域的电阻率。
根据一个实施例，该电压大于控制电压。
根据一个实施例，该电压比控制电压大从10％至20％范围内的百分比。
根据一个实施例，区域具有近似230nm的宽度，并且两个接触间隔开近似100nm。
另一实施例提供了一种存储器单元，其包括之前描述的MOS晶体管。
又一实施例提供了一种存储器电路，其包括至少一个第一之前描述的存储器单元。
根据一个实施例，该电路进一步包括第二存储器单元，该第二存储器单元的晶体管的源极或漏极区域与至少一个第一存储器单元的晶体管的漏极或源极区域是共同的。
根据一个实施例，每个存储器单元耦合到写入晶体管和读出晶体管。
再一实施例提供了一种对存储器单元进行不可逆编程的方法，存储器单元包括MOS晶体管，其中通过施加电流，来不可逆地增加晶体管的源极和/或漏极区域的电阻率。
根据一个实施例，通过过电压，来不可逆地增加晶体管的源极或漏极区域的电阻率。
实施例的一个优点在于，由本文描述的类型的晶体管形成的存储器单元是稳定编程的存储器单元。实施例的另一个优点在于，它使得能够形成表面积小于通常的不可逆编程存储器单元的表面积的不可逆编程存储器单元。实际上，该实施例可以适于所有现有的MOS晶体管尺寸，而不增加尺寸。
将在下面结合附图对具体实施例的非限制性描述中详细讨论前述和其他特征和优点。
附图说明
图1示出了存储器单元的一个实施例的电子线路图；
图2示出了图1的存储器单元的俯视图；
图3示出了图1的存储器单元的电流-电压特性；以及
图4示出了存储器电路的简化图。
具体实施方式
在不同的附图中，相同的元件用相同的附图标记指定。特别地，不同实施例共同的结构和/或功能元件可以用相同的附图标记指定，并且可以具有相同的结构、尺寸和材料性质。
为了清楚起见，仅示出和详细描述了对理解所描述的实施例有用的那些步骤和元件。
贯穿本公开，术语“连接”用于指定电路元件之间的直接电连接，除了导体之外没有中间元件，而术语“耦合”用于指定电路元件之间可以是直接的或者可以是经由一个或多个中间元件的电连接。
在以下描述中，当提及限定绝对位置(诸如，术语“前”、“后”、“顶”、“底”、“左”、“右”等)或相对位置(诸如，术语“上方”、“下方”、“上”、“下”等)的术语、或限定方向的术语(诸如，术语“水平”、“垂直”等)时，除非另有说明，否则参照附图的定向。
术语“大约”、“基本上”和“近似”在本文中用于指定所讨论的值的正负10％，优选正负5％的公差。
图1是MOS晶体管10的一个实施例的电子线路图。作为示例，该MOS晶体管为N型，但作为变型也可以为P型。
晶体管10与常规MOS晶体管的相似之处在于，它包括耦合到源极端子S的源极区域、耦合到漏极端子D的漏极区域、以及耦合到栅极端子G的栅极区域。晶体管10与常规MOS晶体管之间的不同在于，晶体管10在其源极区域、其漏极区域和其栅极区域中的一个区域上包括附加接触。这种接触使得能够向关注区域施加电流和/或电压，以不可逆地增加其电阻率。作为变型，晶体管10可以在多个这些区域上包括附加接触。
在图1以及随后的图2和图3中，晶体管10的关注区域是源极区域。该区域包括耦合到端子R1和R2的两个附加接触。在图1中，晶体管10的源极区域由电阻器RS表示。源极端子S耦合到两个附加接触中的一个附加接触，例如在图1中，源极端子S耦合到端子R1。
将关于图2详细描述使得能够不可逆地增加晶体管10的源极区域的电阻率的方法。
图2是关于图1描述的晶体管10的一个实施例的俯视图。
晶体管10常规地包括半导体源极区域12、半导体漏极区域14和栅极区域16。栅极区域由堆叠形成，该堆叠包括被半导体栅极层(在图2示出)覆盖的、由栅极氧化物制成的层(未在图2中示出)。堆叠搁置在晶体管10的沟道区域上，沟道区域将晶体管10的源极区域12耦合到其漏极区域14。作为示例，在俯视图中，源极区域12、漏极区域14和栅极区域16具有细长的形状，例如，矩形形状。根据图2中图示的实施例，栅极区域16可以比区域12和区域14更长。
源极区域12、漏极区域14和栅极区域16在其上表面上均包括一个或多个接触。更具体地，源极区域12在其上表面上包括两个接触12C-A和12C-B，漏极区域14在其上表面上包括一个接触14C，并且栅极区域16在其上表面上包括一个接触16C。
接触12C-A和12C-B例如具有矩形或正方形形状，并且彼此隔开距离d’。作为示例，每个接触12C-A、12C-B被布置在源极区域12的一个端部。作为示例，接触12C-A和12C-B不覆盖区域12的整个宽度，而仅覆盖区域12的外部部分，即与区域12的与晶体管10的沟道区域接触的部分相对的部分。作为示例，对于宽度d约为200nm的源极区域，接触12C-A和12C-B之间的间隔d’例如约为100nm。接触12C-A耦合到源极端子S和端子R1。接触12C-B耦合到端子R2。作为变型，区域12可以被耦合到源极端子S的第三接触覆盖。
接触14C例如具有矩形形状，并且可以延伸漏极区域14的宽度的至少90％。在一些实施例中，接触14C基本上覆盖漏极区域14的整个宽度。作为示例，接触14C仅覆盖区域14的外部部分，即与区域14的与晶体管10的沟道区域接触的部分相对的部分。接触14C耦合到漏极端子D。
接触16C例如是矩形的并且覆盖栅极区域16的一个端部。更具体地，接触16C在该端部的从区域12和14突出的部分上覆盖区域16的端部。接触16C耦合到栅极端子G。
晶体管设计的细节、其不同区域的掺杂性质、所使用的材料等是常见的，因此将不进行描述。
晶体管10如下操作。在端子R1和R2之间施加过电流(即大于阈值电流的电流)使得能够通过电热应力效应来不可逆地增加源极区域12的电阻率。作为示例，过电流大于阈值电流的两倍。增加该区域的电阻率使得能够增加晶体管10的总电阻。端子R1和R2可以彼此隔开一距离，该距离在晶体管的宽度的大约40％和50％之间。作为示例，对于宽度d约为近似230nm(例如，在200nm和260nm之间)、距离d’约为近似100nm和操作电压约为近似0.8V的晶体管10，过电流可以是大于近似2.4mA的电流。
作为变型，除了施加过电流之外，在端子R1和R2之间施加过电压使得能够不可逆地增加源极区域12的电阻率。在这种情况下，过电压可以被定义为比控制电压大近似从10％至20％的电压。
图3是图示关于图1和图2描述的晶体管10的源极区域12的测量的电流-电压特性的曲线图。更具体地，该曲线图包括五条曲线20至曲线24，每条曲线图示在连续编程操作之后的晶体管10的状态。
通过向端子R1施加逐渐增加的电流，并且通过向端子R2施加基准电势(优选地，地)，获得了曲线20至曲线24。栅极端子G和漏极端子D未连接。
曲线20示出了处于初始状态的晶体管10的源极区域12的电流-电压特性。该曲线使得能够确定区域12的初始电阻率。在关于图2描述的尺寸设置条件下，区域12的初始电阻R0例如约为近似250Ω。曲线20包括两个部分：第一部分(在曲线20的左手侧)和第二准垂直部分(在曲线20的右手侧)，第一部分基本上示出了递增的曲线，基于该第一部分，计算区域12的电阻率，第二准垂直部分示出了当区域12传导的电流过高时，区域12的击穿现象。
曲线21示出了在画曲线20期间获得的击穿现象之后绘制的、晶体管10的源极区域12的电流-电压特性。曲线21(类似于曲线20)包括两个部分：第一部分(在曲线21的左手侧)和准垂直的第二部分(在曲线21的右手侧)，第一部分示出了递增的曲线，基于该第一部分计算区域12的新电阻率，准垂直的第二部分示出了区域12的新的击穿现象。根据曲线21的第一部分计算出的区域12的电阻率R1约为近似850Ω。
曲线22至曲线24示出了在通过使用电压峰值和可能的过电压而产生的区域12的连续击穿现象之后的、晶体管10的区域12的电流-电压特性。作为示例，基于曲线22计算的电阻率约为近似1300Ω，基于曲线23计算的电阻率约为近似2000Ω，并且基于曲线24计算的电阻率约为近似3400Ω。
关于图1至图3描述的类型的晶体管能够用作存储器电路中的存储器单元。更具体地，晶体管的初始状态可以被认为是第一状态，并且区域12的每个电阻率改变然后可以对应于存储器单元的附加状态。可以根据指示晶体管10的总电阻率的、从晶体管10出来的电流的值，来确定存储器单元的状态。
该实施例的一个优点在于，由关于图1和图2描述的类型的晶体管形成的存储器单元是稳定编程的存储器单元。
该实施例的另一个优点在于，它使得能够形成表面积小于通常的不可逆编程存储器单元的表面积的不可逆编程存储器单元。实际上，该实施例可以适于所有现有的MOS晶体管尺寸，而不增加尺寸。
图4是存储器电路30的一部分的一个实施例的简化俯视图，存储器电路30使用包括关于图1和图2描述的晶体管10类型的至少一个晶体管的存储器单元。
存储器电路部分30包括关于图1至图3描述的晶体管10类型的晶体管34的阵列32，晶体管34包括栅极区域35和两个源极和漏极区域36。在阵列32中，晶体管34彼此串联连接。更具体地，在阵列32中，区域36形成晶体管34的源极区域和相邻晶体管34的漏极区域。定位在阵列32的端部的晶体管34中的每个晶体管34与其相邻的晶体管34共享其源极和漏极区域中的单个区域。
每个源极或漏极区域36是关于图2描述的源极区域12类型的区域。即，源极区域36在其上表面上包括至少两个接触36C-A和36C-B。接触36C-A和36C-B使得能够施加过电流，从而使得能够不可逆地增加区域36的电阻率，如关于图1至图3所描述的。
每个源极或漏极区域36还耦合(优选地连接)到写入晶体管38W、读出晶体管38R和输出晶体管38OUT。
写入晶体管38W例如是P型MOS晶体管。晶体管38W的源极耦合(优选地连接)到接触36C-A。晶体管38W的漏极耦合(优选地连接)到电源PWR。电源PWR供应足够高的电流，以通过电热应力效应不可逆地增加区域36的电阻率。晶体管38W的栅极接收写信号WRITE。晶体管38W具有足够的栅极宽度以承受电源PWR的电流。作为示例，晶体管38W的栅极宽度约为15μm。
读出晶体管38R例如是N型MOS晶体管。晶体管38R的源极耦合(优选地连接)到电源VDD。电源VDD供应由区域36承受的电流。晶体管38R的漏极耦合(优选地连接)到接触36C-A。晶体管38R的栅极接收读出信号READ。晶体管38R被设置尺寸以承受读出电流。晶体管38R的栅极宽度例如约为近似0.2μm。
输出晶体管38OUT例如是N型MOS晶体管。晶体管38OUT的漏极耦合(优选地连接)到接触36C-B以及输出线37。晶体管38OUT的源极耦合(优选地连接)到接收基准电压(优选地，地)的端子。晶体管38OUT的栅极接收激活信号ACT。晶体管38OUT的栅极宽度被设置尺寸，使得耦合到阵列32的晶体管38OUT的组件可以估计来自电源PWR的写入电流。晶体管38OUT的栅极宽度例如约为近似0.2μm。
存储器电路30如下操作。
为了对阵列32的存储器单元进行编程，即，为了增加阵列32的区域36中的一个区域36的电阻率，与该存储器单元相关联的晶体管38W被激活，以传输来自电源PWR的电流。耦合到阵列32的晶体管38OUT被进一步激活，以将来自电源的电流放电到地。
一种模式或从阵列32的存储器单元进行读取的示例可以如下。与存储器单元相关联的晶体管38R被激活，以向关注区域36供应电流。晶体管38OUT被去激活，并且从输出线37读取流过区域36的电流。
已经描述了各种实施例和变型。本领域技术人员将理解，可以组合该各种实施例和变型的某些特征，并且本领域技术人员将想到其他变型。特别地，关于图1至图3描述的实施例可以适于任何形状和任何尺寸的MOS晶体管。
最后，基于上文给出的功能指示，所描述的实施例和变型的实际实施方式在本领域技术人员的能力范围内。
这种更改、修改和改进旨在作为本公开的一部分，并且旨在于在本实用新型的精神和范围内。因此，前面的描述仅是通过示例的方式，并且不旨在是限制性的。本实用新型仅如所附权利要求及其等效物中所限定的那样被限制。

Claims (17)

1.一种半导体存储器元件，其特征在于，包括：
沟道区域，布置在半导体主体中；
栅极区域，覆在所述沟道区域上方；
第一源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中；
第二源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中，所述第一源极/漏极区域通过所述沟道区域与所述第二源极/漏极区域隔开；
第一接触，与所述第一源极/漏极区域电接触；以及
第二接触，与所述第一源极/漏极区域电接触并且与所述第一接触隔开，所述第一接触和所述第二接触被配置成使得通过在所述第一接触和所述第二接触之间施加电流，能够不可逆地增加所述第一源极/漏极区域的电阻率。
2.根据权利要求1所述的半导体存储器元件，其特征在于，通过在所述栅极区域的两个接触之间施加所述电流，能够不可逆地增加所述栅极区域的电阻率。
3.根据权利要求1所述的半导体存储器元件，其特征在于，所述电流大于阈值电流的两倍，在所述阈值电流处，所述第一源极/漏极区域的电阻率将不可逆地增加。
4.根据权利要求1所述的半导体存储器元件，其特征在于，通过在所述第一接触和所述第二接触之间施加电压，能够增加所述第一源极/漏极区域的电阻率。
5.根据权利要求4所述的半导体存储器元件，其特征在于，所述电压比控制电压大10％至20％，超过所述控制电压，所述第一源极/漏极区域的电阻率将进一步增加。
6.根据权利要求1所述的半导体存储器元件，其特征在于，所述第一接触和所述第二接触彼此隔开一距离，所述距离在所述第一源极/漏极区域的宽度的大约40％和50％之间。
7.根据权利要求1所述的半导体存储器元件，其特征在于，所述第一源极/漏极区域具有近似230nm的宽度，并且其中所述第一接触和所述第二接触间隔开近似100nm。
8.根据权利要求1所述的半导体存储器元件，其特征在于，进一步包括第三接触，所述第三接触与所述第二源极/漏极区域电接触，所述第三接触延伸所述第二源极/漏极区域的宽度的至少90％。
9.一种存储器电路，其特征在于，包括多个如权利要求1所述的半导体存储器元件。
10.根据权利要求9所述的存储器电路，其特征在于，所述存储器电路包括第一存储器单元和第二存储器单元，其中所述第一存储器单元的所述第一源极/漏极区域与所述第二存储器单元的所述第二源极/漏极区域是共同的。
11.根据权利要求10所述的存储器电路，其特征在于，每个存储器单元耦合到写入晶体管和读出晶体管。
12.一种半导体存储器元件，其特征在于，包括：
沟道区域，布置在半导体主体中，所述沟道区域具有长度和宽度；
栅极区域，覆在所述沟道区域上方；
第一源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中；
第二源极/漏极区域，与所述沟道区域邻近地布置在所述半导体主体中，所述第一源极/漏极区域通过所述沟道区域与所述第二源极/漏极区域隔开；
第一接触，与所述第一源极/漏极区域电接触；
第二接触，与所述第一源极/漏极区域电接触，并且与所述第一接触隔开在所述宽度的大约40％和50％之间的距离；以及
第三接触，与所述第二源极/漏极区域电接触，所述第三接触延伸所述宽度的至少90％。
13.根据权利要求12所述的半导体存储器元件，其特征在于，进一步包括耦合在所述第一接触和所述第二接触之间的电流源。
14.根据权利要求13所述的半导体存储器元件，其特征在于，第一接触和第二接触被配置成使得通过在所述第一接触和所述第二接触之间施加电流，能够不可逆地增加所述第一源极/漏极区域的电阻率。
15.根据权利要求12所述的半导体存储器元件，其特征在于，第一接触和第二接触被配置成使得通过在所述第一接触和所述第二接触之间施加过电压，能够不可逆地增加所述第一源极/漏极区域的电阻率。
16.根据权利要求12所述的半导体存储器元件，其特征在于，所述宽度在200nm和230nm之间，并且所述第二接触与所述第一接触隔开80nm至115nm的距离。
17.根据权利要求12所述的半导体存储器元件，其特征在于，所述第三接触基本上覆盖所述第二源极/漏极区域的整个宽度。
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