CN210489610U - 一种扇出形多芯片封装结构 - Google Patents

Abstract

本实用新型涉及芯片封装领域，具体涉及一种扇出形多芯片封装结构，扇出形多芯片封装结构包括：重布线层；第一芯片；导电柱，其一端与重布线层相连接，另一端与第一芯片相连接；第二芯片，第二芯片设置在第一芯片上且与第一芯片电连接，第二芯片位于重布线层与第一芯片之间，以及，封装层，设置在重布线层上，用于将第一芯片、导电柱以及第二芯片进行塑封。通过设置导电柱，并将第一芯片安装在导电柱上，从而使得第一芯片具有一定的高度，再通过将第二芯片直接设置在第一芯片上，从而实现第一芯片与第二芯片之间的互连，这样设置，在一个封装体内即实现了两个芯片之间的互连，减少了封装体的个数，从而可以减小多芯片封装体的厚度。

Description

一种扇出形多芯片封装结构

技术领域

本实用新型涉及芯片封装领域，具体涉及一种扇出形多芯片封装结构。

背景技术

随着电子产品向小形化、高性能、高可靠等方向发展，系统集成度也日益提高，针对多芯片的封装而言，为减少封装结构的尺寸，通常都是采用堆叠式封装的形式。

堆叠式封装是目前成长最快速的半导体封装技术，这是因为对于整合在单一封装体中的高密度系统来说，堆叠式封装是个具有高度成本效益的方案，在堆叠式封装结构中，通过将至少两层芯片分别封装，再将多种封装体通过焊球、焊柱或铜柱，通过表面粘着技术或回焊工艺，将多种封装体进行连接，多个封装体因此被整合成单一封装体，以缩小这些封装体的尺寸，但是由于封装体本身具有一定厚度，而堆叠式封装结构由于至少包含了两个堆叠的封装体，从而导致在对多芯片进行封装时，多芯片封装结构的厚度会因此而难以被薄化。

发明内容

因此，本实用新型要解决的技术问题在于克服现有技术中的采用堆叠式封装结构对多芯片进行封装时，由于封装体本身具有一定厚度，而堆叠式封装结构至少包括两个堆叠的封装体，从而导致在对多芯片进行封装时，多芯片封装结构的厚度会因此而难以被薄化的缺陷，从而提供一种扇出形多芯片封装结构。

为解决上述技术问题，本实用新型采用的技术方案为：

一种扇出形多芯片封装结构，包括：

重布线层，其内布设有互连线；

第一芯片；

导电柱，其一端与所述重布线层相连接，另一端与所述第一芯片相连接，所述第一芯片与所述重布线层通过所述导电柱电连接；

第二芯片，所述第二芯片设置在所述第一芯片上且与所述第一芯片电连接，所述第二芯片位于所述重布线层与所述第一芯片之间，以及，

封装层，设置在所述重布线层上，用于将所述第一芯片、导电柱以及第二芯片进行塑封。

进一步的，所述重布线层上还设置有第三芯片，所述第三芯片与所述重布线层电连接，且所述第三芯片位于所述第二芯片与所述重布线层之间。

进一步的，所述封装层包括第一封装层以及第二封装层，所述第一封装层用于将第三芯片以及部分导电柱进行塑封，所述第二封装层用于将所述第一芯片、第二芯片以及部分导电柱进行塑封。

进一步的，所述第一芯片、第二芯片以及第三芯片均包括：

芯片裸晶；

以及，焊盘，所述焊盘设置在所述芯片裸晶的一侧，用于实现芯片之间的互连。

进一步的，所述第一芯片与所述第三芯片还包括绝缘保护层，所述绝缘保护层设置在所述芯片裸晶的一侧，用于将所述焊盘进行包裹。

进一步的，所述重布线层上还设置有用于实现所述封装结构与外部器件电连接的导电构件。

进一步的，所述重布线层上还设置有绝缘层，所述绝缘层用于将所述导电构件进行部分包裹。

本实用新型技术方案，具有如下优点：

1.本实用新型提供的扇出形多芯片封装结构，通过设置导电柱，并将第一芯片安装在导电柱上，从而使得第一芯片具有一定的高度，再通过将第二芯片直接设置在第一芯片上，从而实现第一芯片与第二芯片之间的互连，这样设置，在一个封装体内即实现了两个芯片之间的互连，减少了封装体的个数，从而可以减小多芯片封装体的厚度。

2.本实用新型提供的扇出形多芯片封装结构，通过在重布线层上设置第三芯片，且第三芯片位于第二芯片与重布线层之间，使得在两导电柱之间的范围内的重布线层上的互连线也能够得到应用，从而使得封装结构内容纳的芯片增多，且芯片布局结构紧凑，从而可以进一步减小多芯片封装体的厚度。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例1中扇出形多芯片封装结构的结构示意图；

图2是本实用新型实施例1中的载片、粘附层以及绝缘层的装配示意图；

图3是本实用新型实施例1中的载片、粘附层、绝缘层、重布线层以及导电柱的装配示意图；

图4是本实用新型实施例1中的载片、粘附层、绝缘层、重布线层、导电柱以及第三芯片的装配示意图；

图5是本实用新型实施例1中的载片、粘附层、绝缘层、重布线层、导电柱、第三芯片以及第一封装层的装配示意图；

图6是本实用新型实施例1中的载片、粘附层、绝缘层、重布线层、导电柱、第三芯片、第一封装层、第一芯片以及第二芯片的装配示意图；

图7是本实用新型实施例1中的载片、粘附层、绝缘层、重布线层、导电柱、第三芯片、封装层、第一芯片以及第二芯片的装配示意图。

附图标记：

1、重布线层；101、介质层；102、互连线；2、第一芯片；201、芯片裸晶； 202、焊盘；203、绝缘保护层；3、导电柱；4、第二芯片；5、封装层；501、第一封装层；502、第二封装层；6、互连结构；7、第三芯片；8、绝缘层；9、导电构件；10、载片、11、粘附层。

具体实施方式

提供下述实施例是为了更好地进一步理解本实用新型，并不局限于所述最佳实施方式，不对本实用新型的内容和保护范围构成限制，任何人在本实用新型的启示下或是将本实用新型与其他现有技术的特征进行组合而得出的任何与本实用新型相同或相近似的产品，均落在本实用新型的保护范围之内。

实施例中未注明具体实验步骤或条件者，按照本领域内的文献所描述的常规实验步骤的操作或条件即可进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规试剂产品。

实施例1

如图1所示，本实施例涉及一种扇出形多芯片封装结构，包括重布线层1、第一芯片2、导电柱3、第二芯片4、封装层5以及导电构件9。

其中，导电柱3一端与重布线层1连接，另一端与第一芯片2连接，第一芯片2与重布线层1通过导电柱3电连接，第二芯片4设置在第一芯片2上且与第一芯片2电连接，第二芯片4位于重布线层1与第一芯片2之间，封装层 5设置在重布线层1上，封装层5用于将第一芯片2、导电柱3以及第二芯片4 进行塑封，导电构件9与重布线层1电连接，且导电构件9位于重布线层1的与导电柱3相背的一侧，导电构件9用于实现封装结构与外部器件电连接。

具体的，重布线层1包括介质层101以及布设在介质层101的互连线102，导电柱3一端与重布线层1的互连线102连接从而实现与重布线层1的电连接；第一芯片2及第二芯片4均包括芯片裸晶201以及焊盘202，其中，焊盘202 设置在芯片裸晶201的一侧，第一芯片2的焊盘202通过互连结构6与导电柱 3实现电连接，第二芯片4的焊盘202通过互连结构6与第一芯片2的焊盘202 实现电连接，其中互连结构6为导电凸块，在其他实施例中，互连结构6也可以是导电焊球，互连结构6可由铜、镍、锡、银、金等金属制成；为避免芯片上的焊点之间产生相互干扰，在第一芯片2以及第二芯片4上还设置有绝缘保护层203，绝缘保护层203设置在芯片裸晶201的一侧，绝缘保护层203用于将焊盘202进行包裹从而将各焊点相互隔离，在本实施例中，绝缘保护层203 由氧化硅制成，在其他实施例中，绝缘保护层203也可以由氮化硅、硼硅酸盐玻璃、硅酸磷玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化玻璃硅酸盐玻璃(FSG) 或l ow-K介质等无机材料制成。封装层5填充在重布线层1、导电柱3、第一芯片2以及第二芯片4之间的空隙中从而将各元件进行塑封。在本实施例中，封装层5采用环氧树脂制成，在其他实施例中，封装层5也可以采用酚醛树脂制成。在本实施例中，导电构件9为焊球，在其他实施例中，导电构件9 也可以是方形导电块。

通过设置导电柱3，并将第一芯片2安装在导电柱3上，从而使得第一芯片2具有一定的高度，再通过将第二芯片4直接设置在第一芯片2上，从而实现第一芯片2与第二芯片4之间的互连，这样设置，在一个封装体内即实现了两个芯片之间的互连，减少了封装体的个数，从而可以减小多芯片封装体的厚度。

为使得多芯片封装体的封装结构更加紧凑，在重布线层1上还设置有第三芯片7，第三芯片7与重布线层1电连接，且第三芯片7位于第二芯片4与重布线层1之间，第三芯片7也包括芯片裸晶201以及焊盘202，第三芯片7的焊盘202通过互连结构6与重布线层1的互连线102电连接，从而实现第三芯片7与重布线层1之间的电连接。这样设置，使得在两导电柱3之间的范围内的重布线层1上的互连线102也能够得到应用，从而使得封装结构内可容置的芯片数量增多，从而进一步减少形成多芯片封装所需的封装体的个数，使得多芯片的封装结构更加紧凑。

为使得封装层5的填充更加均匀，在本实施例中，封装层5设置为包括第一封装层501以及第二封装层502，其中，第一封装层501填充在重布线层1、第三芯片7、以及导电柱3之间的空隙内，用于将第三芯片7以及部分导电柱3 进行塑封，第二封装层502填充在第一封装层501、第一芯片2以及第二芯片4 之间的空隙内，用于将第一芯片2、第二芯片4以及部分导电柱3进行塑封，通过将封装层5设置为两层，通过逐步塑封的方式使得封装层5能够将各元件之间的空隙填充得更完整并且更均匀。

为防止导电构件9之间发生相互干扰，在本实施例中，在重布新层上还设置有绝缘层8，绝缘层8用于将导电构件9进行部分包裹。

本实施例提供的封装结构的制备方法如下所述：

结合图2-7，首先通过刻蚀在介质层101上布线得到重布线层1，然后提供一载片10，通过粘贴的方式在载片10粘贴绝缘层8，粘贴完成后绝缘层8与载片10之间形成有粘附层11，然后通过电镀的在重布线层1上形成导电柱3，并在重布线层1上焊接上第三芯片7，然后形成第一封装层501，在形成第一封装层501后通过化学腐蚀或UV光照的工艺对第一封装层501进行处理，使得第一封装层501能够实现平坦化并且降低第一封装成的高度，使得第一封装层501 的表面与第三芯片7的表面持平，然后依次在导电柱3上安装第一芯片2，并在第一芯片2上安装第二芯片4，然后形成第二封装层502，在形成第二封装层 502后通过化学腐蚀或UV光照的工艺对第二封装层502进行处理，使得第二封装层502能够实现平坦化并且降低第二封装成的高度，使得第一封装层501的表面与第一芯片2的表面持平，最后通过解键合工艺将载片10及粘附层11从绝缘层8上剥离，并通过等离子刻蚀或化学腐蚀的方式在绝缘层8上开口，开口位置与互连线102所在位置一致，然后在开口位置处通过电镀或植球的方式在重布线层1的互连线102上形成导电构件9。

本实施例提供的扇出形多芯片封装结构的制备方法，通过先在载片10上布局好重布线层1、导电柱3、第一芯片2、第二芯片4、第三芯片7以及塑封层，再将载片10与重布线层1剥离，并将导电构件9安装在重布线层1上，这样设置，在布设各元件时，由于载片10是平整的平面，相较于曲面能够放置得更稳定，从而更方便芯片的封装。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。

Claims (7)

1.一种扇出形多芯片封装结构，其特征在于，包括：

重布线层(1)，其内布设有互连线(102)；

第一芯片(2)；

导电柱(3)，其一端与所述重布线层(1)相连接，另一端与所述第一芯片(2)相连接，所述第一芯片(2)与所述重布线层(1)通过所述导电柱(3)电连接；

第二芯片(4)，所述第二芯片(4)设置在所述第一芯片(2)上且与所述第一芯片(2)电连接，所述第二芯片(4)位于所述重布线层(1)与所述第一芯片(2)之间，以及，

封装层(5)，设置在所述重布线层(1)上，用于将所述第一芯片(2)、导电柱(3)以及第二芯片(4)进行塑封。

2.根据权利要求1所述的扇出形多芯片封装结构，其特征在于，所述重布线层(1)上还设置有第三芯片(7)，所述第三芯片(7)与所述重布线层(1)电连接，且所述第三芯片(7)位于所述第二芯片(4)与所述重布线层(1)之间。

3.根据权利要求2所述的扇出形多芯片封装结构，其特征在于，所述封装层(5)包括第一封装层(501)以及第二封装层(502)，所述第一封装层(501)用于将第三芯片(7)以及部分导电柱(3)进行塑封，所述第二封装层(502)用于将所述第一芯片(2)、第二芯片(4)以及部分导电柱(3)进行塑封。

4.根据权利要求2或3中所述的扇出形多芯片封装结构，其特征在于，所述第一芯片(2)、第二芯片(4)以及第三芯片(7)均包括：

芯片裸晶(201)；

以及，焊盘(202)，所述焊盘(202)设置在所述芯片裸晶(201)的一侧，用于实现芯片之间的互连。

5.根据权利要求4所述的扇出形多芯片封装结构，其特征在于，所述第一芯片(2)与所述第三芯片(7)还包括绝缘保护层(203)，所述绝缘保护层(203)设置在所述芯片裸晶(201)的一侧，用于将所述焊盘(202)进行包裹。

6.根据权利要求1所述的扇出形多芯片封装结构，其特征在于，所述重布线层(1)上还设置有用于实现所述封装结构与外部器件电连接的导电构件(9)。

7.根据权利要求6所述的扇出形多芯片封装结构，其特征在于，所述重布线层(1)上还设置有绝缘层(8)，所述绝缘层(8)用于将所述导电构件(9)进行部分包裹。

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