CN210488534U - 一种用于pcie子卡的调试装置 - Google Patents
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Abstract
本实用新型为了解决现有技术中存在的问题，创新性提出了一种用于PCIE子卡的调试装置，包括：PCIE子卡、调试板，所述PCIE子卡包括金手指，所述金手指设置于PCIE子卡第一区域，所述金手指与PCIE子卡待调试芯片的调试接口连接，所述调试板包括第一连接器、第二连接器、第三连接器，所述第一连接器与金手指对应连接，所述第二连接器与第一连接器连接，所述第三连接器与第一连接器连接，其中第二连接器用于传输调试的URAT信号，所述第三连接器用于PCIE子卡中可编程逻辑器件的离线烧录，减少PCIE子卡摆放空间，提高空间利用率，而且通过金手指与调试板中第二连接器对接，不需要线缆，使用更加方便灵活。
Description
技术领域
本实用新型涉及板卡调试领域，尤其是涉及一种用于PCIE子卡的调试装置。
背景技术
随着现代社会的飞速发展，互联网业务的突飞猛进，服务器的需求也越来越大，基于当前不断高涨的建筑空间用地，并且也为了满足不断增加的业务处理速度的需求，对单位空间内服务器的空间也越来越严格，各个厂商也都是想尽办法减少服务器占地面积，但是提高处理性能。这是摆在服务器设计工程师眼前的一个权衡问题。
为了能在有限空间内，尽可能的摆放主要电子器件，减小板卡其他外围设备器件占用空间，并且使用模块化板卡，灵活配置各种需求，需要单独设计模块化板卡。针对debug(调试)部分，尤其是针对PCIE子卡的空间资源有限的条件下，怎么样去减少卡子占用面积，依然是现在设计的头等问题。
目前已有的PCIE子卡，会把一些debug连接器放置在子卡上，并且会摆放到PCIE子卡正面或者背面。因debug连接器无论是SMD件(Surface Mounted Devices，即表面贴装器件)还是DIP件(dual in-line package，即双列直插封装)，都会占用电路板一定的空间，当PCIE子卡所需要的正常原理图设计器件较多时，此部分debug连接器就造成了空间上的占用，影响了正常板卡的器件位置。而这些debug连接器附带的外围逻辑器件需要跟着连接器摆放，所以也在主板上占用一定空间。这样就会使得PCIE子卡的板上空间进一步减少，对正常实现功能部分的器件造成了空间紧张和压缩的要求，也影响了正常实现功能器件的优化摆放布局。
发明内容
本实用新型为了解决PCIE子卡调试现有技术中存在的问题，创新性提出了一种用于PCIE子卡的调试装置，减少PCIE子卡摆放空间，提高空间利用率，而且通过金手指与连接器对接，不需要线缆，使用更加方便灵活。
本实用新型一方面提供了一种用于PCIE子卡的调试装置，包括：PCIE子卡、调试板，所述PCIE子卡包括金手指，所述金手指设置于PCIE子卡第一区域，所述金手指与PCIE子卡待调试芯片的调试接口连接，所述调试板包括第一连接器、第二连接器、第三连接器，所述第一连接器与金手指对应连接，所述第二连接器与第一连接器连接，所述第三连接器与第一连接器连接，其中第二连接器用于传输调试的UART信号，所述第三连接器用于PCIE子卡中可编程逻辑器件的离线烧录。
结合该方面，在该方面第一种可能的实现方式中，所述第一区域为PCIE子卡的板边区域。
进一步地，所述板边区域为PCIE子卡的上板边。
进一步地，所述板边区域为PCIE子卡的上板边的左上角。
结合该方面，在该方面第二种可能的实现方式中，还包括第四连接器，所述第四连接器与第一连接器连接，用于对PCIE子卡中主芯片的PCIE物理层进行调试。
结合该方面，在该方面第三种可能的实现方式中，还包括第五连接器，所述第五连接器与第一连接器连接，用于对PCIE子卡中主芯片的ARM内核进行调试。
结合该方面，在该方面第四种可能的实现方式中，所述第一连接器为PCIEx1连接器。
结合该方面，在该方面第五种可能的实现方式中，所述可编程逻辑器件为CPLD。
本实用新型采用的技术方案包括以下技术效果：
本实用新型为了解决现有技术中存在的问题，创新性提出了一种用于PCIE子卡的调试装置，减少PCIE子卡摆放空间，提高空间利用率，而且通过金手指与调试板中第二连接器对接，不需要线缆，使用更加方便灵活。
本实用新型中通过将金手指设置于PCIE子卡的板边区域，占用面积更少，空间利用率更高；进一步地，金手指设置于PCIE子卡的板边区域中上板边的左上角位置(盲区)，此位置不适宜布局电源和关键电子器件，节省了PCIE子卡关键器件和关键信号的布局空间和走线空间，也更进一步优化了PCIE子卡板卡边角的空间利用率。
本实用新型PCIE子卡必须要搭配调试板，才能获取进入PCIE子卡上主芯片底层接口，这样就使得PCIE子卡的安全基线更加牢靠，其他攻击者无法从PCIE子卡上直接下手进行攻击。
应当理解的是以上的一般描述以及后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。
附图说明
为了更清楚说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见的，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型方案中实施例一的结构示意图；
图2为本实用新型方案中实施例二的结构示意图；
图3为本实用新型方案中实施例三的结构示意图；
图4为本实用新型方案中实施例四的结构示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。
实施例一
如图1所示，本实用新型提供了一种用于PCIE子卡的调试装置，包括：PCIE子卡1、调试板2，PCIE子卡1包括金手指11，金手指设置于PCIE子卡11第一区域，金手指11与PCIE子卡1待调试芯片12的调试接口连接，调试板2包括第一连接器21、第二连接器22、第三连接器23，第一连接器21与金手指11对应连接，第二连接器22与第一连接器21连接，第三连接器23与第一连接器21连接，其中第二连接器22用于传输调试的UART信号(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)，第三连接器23用于PCIE子卡1中可编程逻辑器件121的离线烧录。
其中，第一区域为PCIE子卡1的板边区域。优选地，板边区域为PCIE子卡1的上板边，占用面积更少，空间利用率更高；进一步优选地，板边区域为PCIE子卡1的上板边的左上角(盲区)，此位置不适宜布局电源和关键电子器件，节省了PCIE子卡关键器件和关键信号的布局空间和走线空间，也更进一步优化了PCIE子卡板卡边角的空间利用率。
金手指11为PCIEx1金手指，相应第一连接器21为PCIEx1连接器，主要用于传输JTAG(Joint Test Action Group，联合测试工作组，主要用于芯片内部测试)信号以及UART信号等调试信号；第二连接器22主要用于传输调试用的UART信号，具体可以是DB9通用连接器；第三连接器23可以为右转插针连接器，具体包括10pi n，传输JTAG信号，用于PCIE子卡1上可编程逻辑器件121进行离线烧录。可编程逻辑器件121可以为CPLD。其中第二连接器22、第三连接器23与第一连接器21连接方式为通过PCB板内部走线进行连接。
本实用新型为了解决现有技术中存在的问题，创新性提出了一种用于PCIE子卡的调试装置，减少PCIE子卡摆放空间，提高空间利用率，而且通过金手指与调试板中第二连接器对接，不需要线缆，使用更加方便灵活。
本实用新型PCIE子卡必须要搭配调试板，才能获取进入PCIE子卡上主芯片底层接口，这样就使得PCIE子卡的安全基线更加牢靠，其他攻击者无法从PCIE子卡上直接下手进行攻击。
实施例二
如图2所示，本实用新型技术方案还提供了一种用于PCIE子卡的调试装置，与实施例一不同的是，还包括第四连接器24，第四连接器24与第一连接器21连接，用于对PCIE子卡1中主芯片122的PCIE物理层进行调试。
其中第四连接器24可以是垂直插针连接器，具体包括10pin，传输信号为JTAG信号，用于对PCIE子卡1中主芯片122上PCIE物理层(PHY)进行调试，第四连接器24与第一连接器21连接方式为通过PCB板内部走线进行连接。
实施例三
如图3所示，本实用新型技术方案还提供了一种用于PCIE子卡的调试装置，与实施例二不同的是，还包括第五连接器25，第五连接器25与第一连接器21连接，用于对PCIE子卡1中主芯片122的ARM内核进行调试。
其中，第五连接器25可以为垂直插针连接器，具体包括20pin，传输信号为JTAG信号，用于对PCIE子卡1中主芯片122上ARM内核进行调试，以便对固件(FW)进行升级或者获取PCIE子卡1中主芯片122的底层信息，第五连接器25与第一连接器21连接方式为通过PCB板内部走线进行连接。
实施例四
如图4所示，本实用新型技术方案还提供了一种用于PCIE子卡的调试装置，与实施例一不同的是，还包括第五连接器25，第五连接器25与第一连接器21连接，用于对PCIE子卡1中主芯片122的ARM内核进行调试。
其中，第五连接器25可以为垂直插针连接器，具体包括20pin，传输信号为JTAG信号，用于对PCIE子卡1中主芯片122上ARM内核进行调试，以便对固件(FW)进行升级或者获取PCIE子卡1中主芯片122的底层信息，第五连接器25与第一连接器21连接方式为通过PCB板内部走线进行连接。
上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。
Claims (8)
1.一种用于PCIE子卡的调试装置，其特征是，包括：PCIE子卡、调试板，所述PCIE子卡包括金手指，所述金手指设置于PCIE子卡第一区域，所述金手指与PCIE子卡待调试芯片的调试接口连接，所述调试板包括第一连接器、第二连接器、第三连接器，所述第一连接器与金手指对应连接，所述第二连接器与第一连接器连接，所述第三连接器与第一连接器连接，其中第二连接器用于传输调试的URAT信号，所述第三连接器用于PCIE子卡中可编程逻辑器件的离线烧录。
2.根据权利要求1所述的用于PCIE子卡的调试装置，其特征是，所述第一区域为PCIE子卡的板边区域。
3.根据权利要求2所述的用于PCIE子卡的调试装置，其特征是，所述板边区域为PCIE子卡的上板边。
4.根据权利要求3所述的用于PCIE子卡的调试装置，其特征是，所述板边区域为PCIE子卡的上板边的左上角。
5.根据权利要求1所述的用于PCIE子卡的调试装置，其特征是，还包括第四连接器，所述第四连接器与第一连接器连接，用于对PCIE子卡中主芯片的PCIE物理层进行调试。
6.根据权利要求1或5所述的用于PCIE子卡的调试装置，其特征是，还包括第五连接器，所述第五连接器与第一连接器连接，用于对PCIE子卡中主芯片的ARM内核进行调试。
7.根据权利要求1所述的用于PCIE子卡的调试装置，其特征是，所述第一连接器为PCIEx1连接器。
8.根据权利要求1所述的用于PCIE子卡的调试装置，其特征是，所述可编程逻辑器件为CPLD。
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