CN210379016U - 一种dram存储芯片三维集成封装结构 - Google Patents

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Abstract

本实用新型公开一种DRAM存储芯片三维集成封装结构，属于集成电路封装领域。所述DRAM存储芯片三维集成封装结构包括依次键合的顶层、若干个中间层和底层；其中，底层包括塑封的TSV转接芯片和存储芯片，底层正面形成有n层重布线和凸点，背面制作有粘结层；中间层包括塑封的TSV转接芯片和存储芯片，中间层正面形成有n层重布线和凸点，与底层背面键合；顶层包括塑封的存储芯片，顶层正面形成有n层重布线和凸点，与中间层背面键合。本实用新型通过TSV转接芯片完成每层间的垂直互连，用底填料填充凸点缝隙，增强封装结构强度；使用TSV转接芯片和存储芯片扇出，完成多芯片三维堆叠，其封装成本低，封装效率和良率高，能够适合大规模量产使用。

Description

一种DRAM存储芯片三维集成封装结构
技术领域
本实用新型涉及集成电路封装技术领域，特别涉及一种DRAM存储芯片三维圆片级集成封装结构。
背景技术
DRAM（Dynamic Random Access Memory，动态随机存储器）与中央处理器CPU一样，已成为智能终端的核心芯片。正如其名称含义，DRAM是一种需要数据再生的随机存储器，PC当前要执行的程序和数据都保存在由DRAM组成的内存模块主存储系统内，最常用单管MOS器件构成存储单元，以集成的微小栅电容动态的存储电荷来记忆二进制数据。
随着人工智能（AI）、5G和物联网（IoT）的发展，对高传输速率、大容量和低功耗的系统内存DRAM需求越来越高。由于摩尔定律已走到其物理极限，通过封装提升DRAM性能越来越受重视。DRAM封装主要有双列直插DIP封装、J型引脚小外形SQJ封装、薄型小尺寸TSOP封装、底部引线塑料封装BLP、焊球阵列BGA（F-BGA、W-BGA）封装以及芯片级CSP和三维堆叠封装。目前，比较流行的内存是DDR3和DDR4，DDR5也已经有了明确的商用时间表。从DDR3开始，传统的DIP、SQJ、TSOP和BLP封装已经不能满足其性能需求。
基于CSP的先进技术封装可以明显提升DRAM性能，并且很容易制造出1000根以上的信号引脚数，适应新一代高频、高速和大容量内存芯片的封装需求。在CSP基础上发展的三维堆叠封装技术将两个以上存储芯片进行垂直组装，在有限的空间内成倍提高存储器容量，实现电子设计功能，解决空间、互连受限问题。典型的比如三星电子采用Via first制造技术完成DRAM垂直互连堆叠，实现了高容量、高带宽、高速的HBM高阶封装。三维堆叠封装可以有效提升DRAM性能，但是目前的三维堆叠封装结构的制造方法成本高昂，成品良率较低，工艺难度极高。
实用新型内容
本实用新型的目的在于提供一种DRAM存储芯片三维集成封装结构，以解决目前的三维堆叠封装结构制造成本高昂，成品良率较低，工艺难度极高的问题。
为解决上述技术问题，本实用新型提供了一种DRAM存储芯片三维集成封装结构，包括依次键合的顶层、若干个中间层和底层；其中，
所述底层包括塑封的TSV转接芯片和存储芯片，所述底层正面形成有n层重布线和凸点，背面制作有粘结层；
所述中间层包括塑封的TSV转接芯片和存储芯片，所述中间层正面形成有n层重布线和凸点，与所述底层背面键合；
所述顶层包括塑封的存储芯片，所述顶层正面形成有n层重布线和凸点，与所述中间层背面键合。
可选的，每一个所述中间层背面均制作有粘结层，与另一个中间层正面或所述顶层正面键合。
可选的，所述底层正面的n层重布线连接所述底层中的TSV转接芯片和存储芯片；所述中间层的n层重布线连接所述中间层中的TSV转接芯片和存储芯片。
可选的，所述TSV转接芯片内设有TSV通道，所述TSV通道内设有导电金属，所述导电金属的材质包括Cu、Sn、Ag、Al、Ni和Au。
可选的，所述底层中的TSV转接芯片和存储芯片之间的距离在1μm以上，所述中间层的TSV转接芯片和存储芯片摆放位置与所述底层中的TSV转接芯片和存储芯片一致。
可选的，所述凸点的缝隙中填充有底填料。
可选的，所述凸点包括铜柱锡银凸点和锡球。
可选的，所述粘结层为高分子类钝化胶，其厚度比所述中间层中凸点的高度多0.5μm以上。
在本实用新型提供的DRAM存储芯片三维集成封装结构中，包括依次键合的顶层、若干个中间层和底层；其中，所述底层包括塑封的TSV转接芯片和存储芯片，所述底层正面形成有n层重布线和凸点，背面制作有粘结层；所述中间层包括塑封的TSV转接芯片和存储芯片，所述中间层正面形成有n层重布线和凸点，与所述底层背面键合；所述顶层包括塑封的存储芯片，所述顶层正面形成有n层重布线和凸点，与所述中间层背面键合。本实用新型通过TSV转接芯片完成每层间的垂直互连，用底填料填充凸点缝隙，增强封装结构强度；使用TSV转接芯片和存储芯片扇出，完成多芯片三维堆叠，其封装成本低，封装效率和良率高，能够适合大规模量产使用。
附图说明
图1是本实用新型提供的DRAM存储芯片三维集成封装结构示意图；
图2是旋涂有键合层的玻璃基板示意图；
图3是在玻璃基板上摆放TSV转接芯片和存储芯片的示意图；
图4是塑封TSV转接芯片和存储芯片的示意图；
图5是在存储芯片上制作粘结层的示意图；
图6是另外提供TSV转接芯片和存储芯片的示意图；
图7是塑封TSV转接芯片和存储芯片的示意图；
图8是形成n层重布线和凸点的示意图；
图9是C2W方式堆叠键合的原理示意图；
图10是用底填料填充凸点缝隙的示意图；
图11是用塑封料塑封并减薄的示意图；
图12是若干子片形成多层三维堆叠的示意图；
图13是最后一层的示意图；
图14是最后一层与多层三维堆叠键合的示意图；
图15是拆除玻璃基板和键合层并减薄的示意图；
图16是在底部形成n层重布线和生长凸点的示意图；
图17是W2W方式堆叠键合的原理示意图。
具体实施方式
以下结合附图和具体实施例对本实用新型提出的一种DRAM存储芯片三维集成封装结构作进一步详细说明。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
实施例一
本实用新型提供了一种DRAM存储芯片三维集成封装结构，其结构如图1所示，包括依次键合的顶层、若干个中间层和底层。
具体的，所述底层包括通过塑封料107塑封的TSV转接芯片105和存储芯片103，所述底层正面形成有n层重布线108和凸点109，背面制作有粘结层110；所述底层正面的n层重布线108连接所述底层中的TSV转接芯片105和存储芯片103；所述底层中的TSV转接芯片105和存储芯片103之间的距离在1μm以上。
所述中间层包括通过塑封料107塑封的TSV转接芯片205和存储芯片203，所述中间层的TSV转接芯片205和存储芯片203摆放位置与所述底层中的TSV转接芯片105和存储芯片103一致。所述中间层正面形成有n层重布线208和凸点209，与所述底层背面键合；所述中间层的n层重布线208连接所述中间层中的TSV转接芯片205和存储芯片203。进一步的，每一个所述中间层背面均制作有粘结层110，与另一个中间层正面或所述顶层正面键合。
所述顶层包括通过塑封料107塑封的存储芯片303，所述顶层正面形成有n层重布线308和凸点309，与所述中间层背面键合。
具体的，TSV转接芯片（包括TSV转接芯片105和TSV转接芯片205）内设有TSV通道，所述TSV通道内设有导电金属，所述导电金属的材质包括Cu、Sn、Ag、Al、Ni和Au。
具体的，所述凸点（包括凸点109、凸点209和凸点309）包括铜柱锡银凸点和锡球，所述凸点的缝隙中填充有底填料111。所述粘结层110为高分子类钝化胶，其厚度比所述凸点的高度多0.5μm以上。所述塑封料107为树脂型或聚酰亚胺高分子材料。
本实用新型提供的DRAM存储芯片三维集成封装结构通过如下方法制备：提供母片和子片，将所述母片和所述子片堆叠键合。
具体的，首先通过如下方法形成母片：
提供玻璃基板101，在所述玻璃基板101上旋涂键合层102，如图2；所述玻璃基板101的厚度在50μm以上，所述键合层102的厚度在0.1μm以上；
如图3所示，在所述键合层102上摆放TSV转接芯片105和存储芯片103；TSV转接芯片105和存储芯片103之间的距离在1μm以上，且数量均不少于1颗；所述存储芯片103上有金属焊盘104，其焊盘面朝内，与所述键合层102相对；所述TSV转接芯片105内有TSV通道106，所述TSV通道106内有导电金属，其材质可以为Cu、Sn、Ag、Al、Ni或Au；所述存储芯片103可以选用DRAM或Flash存储等；
接着将上述摆放好的重构圆片通过塑封料107塑封，并减薄至目标厚度，如图4所示；所述塑封料107为树脂型或聚酰亚胺高分子材料；
如图5，使用光刻技术在所述存储芯片103上制作粘结层110；所述粘结层110为高分子类钝化胶，其厚度根据后期需要制作的凸点209尺寸决定，比凸点209高度多0.5μm以上；至此，母片制作完成。
通过如下方法形成子片：
如图6，另外重新提供TSV转接芯片205和存储芯片203，并将其摆放在塑封机台的基板上，在该子片中存储芯片203的金属焊盘204朝外，摆放位置与所述母片中的TSV转接芯片105和存储芯片103保持一致；所述TSV转接芯片205内有TSV通道206，所述TSV通道206内有导电金属，其材质可以为Cu、Sn、Ag、Al、Ni或Au；所述存储芯片203可以选用DRAM或Flash存储等；
通过塑封料107塑封，如图7所示；
形成n层重布线208，所述n层重布线208连接子片中TSV转接芯片205和存储芯片203；最后制作凸点209；所述凸点209包括铜柱锡银凸点和锡球；至此，如图8所示的子片制作完成。
然后将所述母片和所述子片通过C2W（chip to wafer）方式堆叠键合，如图9所示，将单颗芯片12使用倒装焊技术焊接到已经制作好的圆片11上边；
C2W键合后，用底填料111填充凸点缝隙，如图10；通过塑封料107塑封并减薄至目标厚度，如图11；
在图11的子片背面制作粘结层，再键合另一个子片；重复上述步骤，键合每个子片并塑封后，通过研磨将每层减薄至目标厚度，获得超薄三维堆叠封装体，完成如图12所示的多层三维堆叠；
最后一层如图13所示，由存储芯片303塑封而成，并形成有n层布线308和凸点309。最后一层也按照C2W方式键合，形成如图14所示堆叠结构；
最后通过激光法或热机械方法拆除所述玻璃基板101和所述键合层102，并减薄至目标厚度，如图15；
如图16，在堆叠结构底部形成连接母片中转接芯片和存储芯片的n层重布线108并生长出凸点109；所述凸点109包括铜柱锡银凸点和锡球；
切割成单颗封装体，如图1。
除了使用C2W方式堆叠键合，也可使用W2W（wafer to wafer）方式堆叠键合，其原理如图17所示，中间层或顶层圆片13通过圆片级键合技术与以制作好的圆片11键合堆叠在一起。
上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种DRAM存储芯片三维集成封装结构，其特征在于，包括依次键合的顶层、若干个中间层和底层；其中，
所述底层包括塑封的TSV转接芯片和存储芯片，所述底层正面形成有n层重布线和凸点，背面制作有粘结层；
所述中间层包括塑封的TSV转接芯片和存储芯片，所述中间层正面形成有n层重布线和凸点，与所述底层背面键合；
所述顶层包括塑封的存储芯片，所述顶层正面形成有n层重布线和凸点，与所述中间层背面键合。
2.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，每一个所述中间层背面均制作有粘结层，与另一个中间层正面或所述顶层正面键合。
3.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，所述底层正面的n层重布线连接所述底层中的TSV转接芯片和存储芯片；所述中间层的n层重布线连接所述中间层中的TSV转接芯片和存储芯片。
4.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，所述TSV转接芯片内设有TSV通道，所述TSV通道内设有导电金属，所述导电金属的材质包括Cu、Sn、Ag、Al、Ni和Au。
5.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，所述底层中的TSV转接芯片和存储芯片之间的距离在1μm以上，所述中间层的TSV转接芯片和存储芯片摆放位置与所述底层中的TSV转接芯片和存储芯片一致。
6.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，所述凸点的缝隙中填充有底填料。
7.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，所述凸点包括铜柱锡银凸点和锡球。
8.如权利要求1所述的DRAM存储芯片三维集成封装结构，其特征在于，所述粘结层为高分子类钝化胶，其厚度比所述中间层中凸点的高度多0.5μm以上。
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* Cited by examiner, † Cited by third party
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