CN210378413U - 栅极驱动电路和显示装置 - Google Patents

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CN210378413U CN201921467207.4U CN201921467207U CN210378413U CN 210378413 U CN210378413 U CN 210378413U CN 201921467207 U CN201921467207 U CN 201921467207U CN 210378413 U CN210378413 U CN 210378413U
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张云天
江鹏
杨海鹏
戴珂
张春旭
吴忠厚
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Abstract

本公开提供了一种栅极驱动电路和显示装置，涉及显示技术领域。该栅极驱动电路包括：输入子电路、输出子电路、第一复位子电路、至少一个降噪子电路和功能维持子电路。输入子电路与第一节点电连接，输出子电路与第一节点电连接，第一复位子电路电连接在第一节点与用于提供第一电平的第一电压端之间，至少一个降噪子电路分别与第一节点和第一电压端电连接，该至少一个降噪子电路还与输出子电路的输出端电连接，功能维持子电路分别与该至少一个降噪子电路和第一电压端电连接，功能维持子电路的输入端与输入子电路的输入端电连接。本公开使得栅极驱动信号的输出不受开关晶体管的特性漂移的影响。

Description

栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，特别涉及一种栅极驱动电路和显示装置。
背景技术
栅极驱动电路(也可以称为GOA(Gate Driver On Array，阵列上的栅极驱动器))可以实现对显示面板逐行扫描的驱动方式。该栅极驱动电路技术被应用在多种显示器中。目前，随着显示技术的发展，栅极驱动电路技术也得到了比较大的发展。
实用新型内容
本公开的发明人发现，至少部分栅极驱动电路中的输出子电路的开关晶体管可能出现特性漂移问题，这可能导致部分栅极驱动电路不能输出有效的栅极驱动信号。
鉴于此，本公开的实施例提供了一种栅极驱动电路，以尽可能地防止栅极驱动电路失效。
根据本公开实施例的一个方面，提供了一种栅极驱动电路，包括：输入子电路、输出子电路、第一复位子电路、至少一个降噪子电路和功能维持子电路；所述输入子电路与第一节点电连接，所述输出子电路与所述第一节点电连接，所述第一复位子电路电连接在所述第一节点与用于提供第一电平的第一电压端之间，所述至少一个降噪子电路分别与所述第一节点和所述第一电压端电连接，所述至少一个降噪子电路还与所述输出子电路的输出端电连接，所述功能维持子电路分别与所述至少一个降噪子电路和所述第一电压端电连接，所述功能维持子电路的输入端与所述输入子电路的输入端电连接；其中，所述输入子电路被配置为在第一输入信号的控制下，将所述第一节点的电位由第一电平变为第二电平；所述输出子电路被配置为响应于第二输入信号，输出栅极驱动信号；所述第一复位子电路被配置为在第一复位信号的控制下将所述第一节点的电位复位；所述至少一个降噪子电路被配置为在所述第一节点的电位被复位的情况下，将所述第一节点和所述输出子电路的输出端的电位保持为第一电平；所述功能维持子电路被配置为在所述第一输入信号的控制下，控制所述至少一个降噪子电路工作，以便所述至少一个降噪子电路将所述第一节点与所述第一电压端中断。
在一些实施例中，所述至少一个降噪子电路包括第一降噪子电路；所述功能维持子电路包括：第一开关晶体管，所述第一开关晶体管的第一电极电连接至所述第一降噪子电路，所述第一开关晶体管的第二电极电连接至所述第一电压端，所述第一开关晶体管的栅极被配置为接收所述第一输入信号。
在一些实施例中，所述至少一个降噪子电路还包括第二降噪子电路；所述功能维持子电路还包括：第二开关晶体管，所述第二开关晶体管的第一电极电连接至所述第二降噪子电路，所述第二开关晶体管的第二电极电连接至所述第一电压端，所述第二开关晶体管的栅极被配置为接收所述第一输入信号。
在一些实施例中，所述第一降噪子电路包括：第三开关晶体管，所述第三开关晶体管的第一电极电连接至第二电压端，所述第三开关晶体管的第二电极电连接至第二节点，所述第三开关晶体管的栅极电连接至第三节点；第四开关晶体管，所述第四开关晶体管的第一电极和栅极一起电连接至所述第二电压端，所述第四开关晶体管的第二电极电连接至所述第三节点；第五开关晶体管，所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第一电压端，所述第五开关晶体管的栅极电连接至所述第一节点；第六开关晶体管，所述第六开关晶体管的第一电极电连接至所述第三节点，所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极电连接至所述第一节点；第七开关晶体管，所述第七开关晶体管的第一电极电连接至所述第一节点，所述第七开关晶体管的第二电极电连接至所述第一电压端，所述第七开关晶体管的栅极电连接至所述第二节点；以及第八开关晶体管，所述第八开关晶体管的第一电极电连接至所述输出子电路的输出端，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第二节点；其中，所述第一开关晶体管的第一电极电连接至所述第二节点。
在一些实施例中，所述第二降噪子电路包括：第九开关晶体管，所述第九开关晶体管的第一电极电连接至第三电压端，所述第九开关晶体管的第二电极电连接至第四节点，所述第九开关晶体管的栅极电连接至第五节点；第十开关晶体管，所述第十开关晶体管的第一电极和栅极一起电连接至所述第三电压端，所述第十开关晶体管的第二电极电连接至所述第五节点；第十一开关晶体管，所述第十一开关晶体管的第一电极电连接至所述第四节点，所述第十一开关晶体管的第二电极电连接至所述第一电压端，所述第十一开关晶体管的栅极电连接至所述第一节点；第十二开关晶体管，所述第十二开关晶体管的第一电极电连接至所述第五节点，所述第十二开关晶体管的第二电极电连接至所述第一电压端，所述第十二开关晶体管的栅极电连接至所述第一节点；第十三开关晶体管，所述第十三开关晶体管的第一电极电连接至所述第一节点，所述第十三开关晶体管的第二电极电连接至所述第一电压端，所述第十三开关晶体管的栅极电连接至所述第四节点；以及第十四开关晶体管，所述第十四开关晶体管的第一电极电连接至所述输出子电路的输出端，所述第十四开关晶体管的第二电极电连接至所述第一电压端，所述第十四开关晶体管的栅极电连接至所述第四节点；其中，所述第二开关晶体管的第一电极电连接至所述第四节点。
在一些实施例中，所述第一复位子电路包括：第十五开关晶体管，所述第十五开关晶体管的第一电极电连接至所述第一节点，所述第十五开关晶体管的第二电极电连接至所述第一电压端，所述第十五开关晶体管的栅极被配置为接收所述第一复位信号。
在一些实施例中，所述栅极驱动电路还包括：第二复位子电路，分别与所述第一电压端和所述输出子电路的输出端电连接，被配置为在第二复位信号的控制下将所述输出子电路的输出端的电位复位。
在一些实施例中，所述第二复位子电路包括：第十六开关晶体管，所述第十六开关晶体管的第一电极电连接至所述输出子电路的输出端，所述第十六开关晶体管的第二电极电连接至所述第一电压端，所述第十六开关晶体管的栅极被配置为接收所述第二复位信号。
在一些实施例中，所述栅极驱动电路还包括：第三复位子电路，分别与所述第一节点和所述第一电压端电连接，被配置为在全局复位信号的控制下，将所述第一节点的电位复位。
在一些实施例中，所述第三复位子电路包括：第十七开关晶体管，所述第十七开关晶体管的第一电极电连接至所述第一节点，所述第十七开关晶体管的第二电极电连接至所述第一电压端，所述第十七开关晶体管的栅极被配置为接收所述全局复位信号。
在一些实施例中，所述输入子电路包括：第十八开关晶体管，所述第十八开关晶体管的第一电极和栅极均被配置为接收所述第一输入信号，所述第十八开关晶体管的第二电极电连接至所述第一节点。
在一些实施例中，所述输出子电路包括：第十九开关晶体管，所述第十九开关晶体管的第一电极被配置为接收所述第二输入信号，所述第十九开关晶体管的第二电极作为所述输出子电路的输出端，所述第十九开关晶体管的栅极电连接至所述第一节点；以及电容器，所述电容器的第一端电连接至所述第一节点，所述电容器的第二端电连接至所述第十九开关晶体管的第二电极。
根据本公开实施例的另一个方面，提供了一种栅极驱动电路，包括：第一开关晶体管，所述第一开关晶体管的第一电极电连接至所述第二节点，所述第一开关晶体管的第二电极电连接至用于提供第一电平的第一电压端，所述第一开关晶体管的栅极被配置为接收第一输入信号；第二开关晶体管，所述第二开关晶体管的第一电极电连接至第四节点，所述第二开关晶体管的第二电极电连接至所述第一电压端，所述第二开关晶体管的栅极被配置为接收所述第一输入信号；第三开关晶体管，所述第三开关晶体管的第一电极电连接至第二电压端，所述第三开关晶体管的第二电极电连接至所述第二节点，所述第三开关晶体管的栅极电连接至第三节点；第四开关晶体管，所述第四开关晶体管的第一电极和栅极一起电连接至所述第二电压端，所述第四开关晶体管的第二电极电连接至所述第三节点；第五开关晶体管，所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第一电压端，所述第五开关晶体管的栅极电连接至第一节点；第六开关晶体管，所述第六开关晶体管的第一电极电连接至所述第三节点，所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极电连接至所述第一节点；第七开关晶体管，所述第七开关晶体管的第一电极电连接至所述第一节点，所述第七开关晶体管的第二电极电连接至所述第一电压端，所述第七开关晶体管的栅极电连接至所述第二节点；第八开关晶体管，所述第八开关晶体管的第一电极电连接至输出端，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第二节点；第九开关晶体管，所述第九开关晶体管的第一电极电连接至第三电压端，所述第九开关晶体管的第二电极电连接至第四节点，所述第九开关晶体管的栅极电连接至第五节点；第十开关晶体管，所述第十开关晶体管的第一电极和栅极一起电连接至所述第三电压端，所述第十开关晶体管的第二电极电连接至所述第五节点；第十一开关晶体管，所述第十一开关晶体管的第一电极电连接至所述第四节点，所述第十一开关晶体管的第二电极电连接至所述第一电压端，所述第十一开关晶体管的栅极电连接至所述第一节点；第十二开关晶体管，所述第十二开关晶体管的第一电极电连接至所述第五节点，所述第十二开关晶体管的第二电极电连接至所述第一电压端，所述第十二开关晶体管的栅极电连接至所述第一节点；第十三开关晶体管，所述第十三开关晶体管的第一电极电连接至所述第一节点，所述第十三开关晶体管的第二电极电连接至所述第一电压端，所述第十三开关晶体管的栅极电连接至所述第四节点；第十四开关晶体管，所述第十四开关晶体管的第一电极电连接至所述输出端，所述第十四开关晶体管的第二电极电连接至所述第一电压端，所述第十四开关晶体管的栅极电连接至所述第四节点；第十五开关晶体管，所述第十五开关晶体管的第一电极电连接至所述第一节点，所述第十五开关晶体管的第二电极电连接至所述第一电压端，所述第十五开关晶体管的栅极被配置为接收第一复位信号；第十六开关晶体管，所述第十六开关晶体管的第一电极电连接至所述输出端，所述第十六开关晶体管的第二电极电连接至所述第一电压端，所述第十六开关晶体管的栅极被配置为接收第二复位信号；第十七开关晶体管，所述第十七开关晶体管的第一电极电连接至所述第一节点，所述第十七开关晶体管的第二电极电连接至所述第一电压端，所述第十七开关晶体管的栅极被配置为接收全局复位信号；第十八开关晶体管，所述第十八开关晶体管的第一电极和栅极均被配置为接收所述第一输入信号，所述第十八开关晶体管的第二电极电连接至所述第一节点；第十九开关晶体管，所述第十九开关晶体管的第一电极被配置为接收第二输入信号，所述第十九开关晶体管的第二电极作为所述输出端，所述第十九开关晶体管的栅极电连接至所述第一节点；以及电容器，所述电容器的第一端电连接至所述第一节点，所述电容器的第二端电连接至所述第十九开关晶体管的第二电极。
根据本公开实施例的另一个方面，提供了一种显示装置，包括：多个如前所述的栅极驱动电路。
在一些实施例中，所述多个栅极驱动电路包括N个栅极驱动电路，N为正整数；在所述N个栅极驱动电路中，第i-k个栅极驱动电路输出的栅极驱动信号作为第i个栅极驱动电路的第一输入信号，第i+k+1个栅极驱动电路输出的栅极驱动信号作为所述第i个栅极驱动电路的第一复位信号，第i+k个栅极驱动电路输出的栅极驱动信号作为所述第i个栅极驱动电路的第二复位信号，其中，k+1≤i≤N-k-1且i为正整数，1≤k≤N-2且k为正整数；在所述N个栅极驱动电路中，第1个至第k个栅极驱动电路的第一输入信号分别为由外部电路提供的第一输入信号，第N-k个至第N个栅极驱动电路的第一复位信号为由所述外部电路提供的第一复位信号，第N-k+1个至第N个栅极驱动电路的第二复位信号分别为由所述外部电路提供的第二复位信号。
在上述栅极驱动电路中，输入子电路将第一节点的电位由第一电平变为第二电平；输出子电路输出栅极驱动信号；第一复位子电路将第一节点的电位复位；至少一个降噪子电路在第一节点的电位被复位的情况下，将第一节点和输出子电路的输出端的电位保持为第一电平；功能维持子电路控制降噪子电路工作，以便该降噪子电路将第一节点与第一电压端中断。通过将第一节点与第一电压端中断，可以使得第一节点的电位基本保持在第二电平，从而使得栅极驱动信号的输出不受开关晶体管的特性漂移的影响。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示出根据本公开一个实施例的栅极驱动电路的连接示意图；
图2是示出根据本公开另一个实施例的栅极驱动电路的连接示意图；
图3是示出根据本公开一个实施例的开关晶体管的I-V特性曲线的示意图；
图4是示出根据本公开另一个实施例的栅极驱动电路的连接示意图；
图5是示出根据本公开一个实施例的栅极驱动电路的控制信号的时序图；
图6是示出根据本公开另一个实施例的栅极驱动电路的连接示意图；
图7是示出根据本公开另一个实施例的栅极驱动电路的连接示意图；
图8是示出根据本公开另一个实施例的栅极驱动电路的控制信号的时序图；
图9是示出根据本公开一个实施例的显示装置的各个栅极驱动电路的级联示意图；
图10是示出根据本公开一个实施例的用于栅极驱动电路的控制方法的流程图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定器件位于第一器件和第二器件之间时，在该特定器件与第一器件或第二器件之间可以存在居间器件，也可以不存在居间器件。当描述到特定器件电连接其它器件时，该特定器件可以与所述其它器件直接电连接而不具有居间器件，也可以不与所述其它器件直接电连接而具有居间器件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在相关技术中，一个栅极驱动电路输出的栅极驱动信号除了输出到在显示面板的显示区的栅极线，还可以输出到其他栅极驱动电路，作为该其他栅极驱动电路的输入控制信号。
本公开的发明人发现，在至少部分栅极驱动电路中的输出子电路中的开关晶体管的I-V特性曲线在长时间工作后会发生向右漂移，造成其工作时的输出电流降低。由于该开关晶体管的输出端电连接至在显示区的栅极线，导致其整体负载很大，因此该开关晶体管的输出能力也降低。该开关晶体管向其他栅极驱动电路提供输入控制信号时，可能不能提供足够的电流来拉高该其他栅极驱动电路的上拉节点的电位，从而使得该其他栅极驱动电路的下拉节点的电位在电源电压信号的作用下不能被有效拉低。这导致该其他栅极驱动电路的上拉节点的电位及输出信号不能被有效被拉高，从而使得输出的栅极驱动信号进一步降低。
由于各个栅极驱动电路采用级联的方式电连接，因此，每一级的栅极驱动电路都会影响下一级的栅极驱动电路的栅极驱动信号的输出。最终可能会导致从某一行的栅极驱动电路开始，该栅极驱动电路基本不能输出栅极驱动信号，导致栅极驱动电路失效。
鉴于此，本公开的实施例提供了一种栅极驱动电路，以尽可能地防止栅极驱动电路失效。下面结合附图详细描述根据本公开一些实施例的栅极驱动电路。
图1是示出根据本公开一个实施例的栅极驱动电路的连接示意图。
如图1所示，该栅极驱动电路可以包括输入子电路110、输出子电路120、第一复位子电路130、至少一个降噪子电路140和功能维持子电路150。
输入子电路110与第一节点N1电连接。输出子电路120与第一节点N1电连接。第一复位子电路130电连接在第一节点N1与第一电压端101之间。所述至少一个降噪子电路140分别与第一节点N1和第一电压端101电连接。该至少一个降噪子电路140还与输出子电路120的输出端(该输出端即为栅极驱动电路的输出端)电连接。功能维持子电路150分别与所述至少一个降噪子电路140和第一电压端101电连接。该功能维持子电路150的输入端与输入子电路110的输入端电连接。
第一电压端101用于提供第一电平。例如，该第一电压端101可以为公共接地端，用于提供公共接地端电压信号VSS。
输入子电路110被配置为在第一输入信号SIN1的控制下，将第一节点N1的电位由第一电平变为第二电平。例如，第一电平为低电平，第二电平为高电平。该输入子电路110可以将第一节点N1的电位由低电平拉高到高电平。例如，该第一节点可以为上拉节点。
输出子电路120被配置为响应于第二输入信号SIN2，输出栅极驱动信号SOUT。例如，该输出子电路120被配置为在第二输入信号SIN2的控制下将第一节点N1的电位由第二电平变为第三电平以输出栅极驱动信号。第二电平在第一电平与第三电平之间。例如，该第三电平可以为比第二电平更高的电平。即，第一节点N1的电位可以由第二电平拉高到第三电平。在一些实施例中，第二输入信号SIN2可以为时钟信号。
第一复位子电路130被配置为在第一复位信号SRST1的控制下将第一节点N1的电位复位。
所述至少一个降噪子电路140被配置为在第一节点N1的电位被复位的情况下，将该第一节点N1和输出子电路120的输出端的电位保持为第一电平。
功能维持子电路150被配置为在第一输入信号SIN1的控制下，控制所述至少一个降噪子电路140工作，以便所述至少一个降噪子电路140将第一节点N1与第一电压端101中断(或者称为解耦)。
至此，提供了根据本公开一些实施例的栅极驱动电路。在该栅极驱动电路中，输入子电路将第一节点的电位由第一电平变为第二电平；输出子电路输出栅极驱动信号；第一复位子电路将第一节点的电位复位；至少一个降噪子电路在第一节点的电位被复位的情况下，将第一节点和输出子电路的输出端的电位保持为第一电平；功能维持子电路控制降噪子电路工作，以便该降噪子电路将第一节点与第一电压端中断。通过将第一节点与第一电压端中断，可以使得第一节点的电位基本保持在第二电平(例如高电平)，从而使得栅极驱动信号的输出不受开关晶体管的特性漂移的影响。因此，该栅极驱动电路可以输出正常的栅极驱动信号。
图2是示出根据本公开另一个实施例的栅极驱动电路的连接示意图。
在一些实施例中，如图2所示，所述至少一个降噪子电路可以包括第一降噪子电路141。
如图2所示，该第一降噪子电路141可以包括：第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7和第八开关晶体管M8。
第三开关晶体管M3的第一电极电连接至第二电压端102。例如该第二电压端可以用于提供第二电平。例如该第二电压端可以为电源电压端，用于提供第一电源电压VDD1(作为第二电平)。该第三开关晶体管M3的第二电极电连接至第二节点N2。例如，该第二节点N2可以为下拉节点。该第三开关晶体管M3的栅极电连接至第三节点N3。例如，如图2所示，该第三开关晶体管可以为NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)晶体管。又例如，该第三开关晶体管可以为PMOS(P-channel Metal OxideSemiconductor，P沟道金属氧化物半导体)晶体管。
第四开关晶体管M4的第一电极和栅极一起电连接至第二电压端102。该第四开关晶体管M4的第二电极电连接至第三节点N3。例如，如图2所示，该第四开关晶体管可以为NMOS晶体管。又例如，该第四开关晶体管可以为PMOS晶体管。
第五开关晶体管M5的第一电极电连接至第二节点N2。该第五开关晶体管M5的第二电极电连接至第一电压端101。该第五开关晶体管M5的栅极电连接至第一节点N1。例如，如图2所示，该第五开关晶体管可以为NMOS晶体管。又例如，该第五开关晶体管可以为PMOS晶体管。
第六开关晶体管M6的第一电极电连接至第三节点N3。该第六开关晶体管M6的第二电极电连接至第一电压端101。该第六开关晶体管M6的栅极电连接至第一节点N1。例如，如图2所示，该第六开关晶体管可以为NMOS晶体管。又例如，该第六开关晶体管可以为PMOS晶体管。
第七开关晶体管M7的第一电极电连接至第一节点N1。该第七开关晶体管M7的第二电极电连接至第一电压端101。该第七开关晶体管M7的栅极电连接至第二节点N2。例如，如图2所示，该第七开关晶体管可以为NMOS晶体管。又例如，该第七开关晶体管可以为PMOS晶体管。
第八开关晶体管M8的第一电极电连接至输出子电路120的输出端。该第八开关晶体管M8的第二电极电连接至第一电压端101。该第八开关晶体管M8的栅极电连接至第二节点N2。例如，如图2所示，该第八开关晶体管可以为NMOS晶体管。又例如，该第八开关晶体管可以为PMOS晶体管。
至此，提供了根据本公开一些实施例的第一降噪子电路的电路结构。
在一些实施例中，功能维持子电路150可以采用如图2所示的功能维持子电路150'的实现方式。该功能维持子电路150'可以包括第一开关晶体管M1。该第一开关晶体管M1的第一电极电连接至第一降噪子电路141。例如，该第一开关晶体管M1的第一电极电连接至第二节点N2。该第一开关晶体管M1的第二电极电连接至第一电压端101。该第一开关晶体管M1的栅极被配置为接收第一输入信号SIN1。例如，如图2所示，该第一开关晶体管可以为NMOS晶体管。又例如，该第一开关晶体管可以为PMOS晶体管。
该第一开关晶体管M1配置为在接收到第一输入信号SIN1后导通。这样可以将第二节点N2的电位维持在第一电压端101的电平。例如，第一电压端101为公共接地端，这样第二节点N2的电平被维持在公共接地端电压VSS(即低电平)。这样使得第七开关晶体管M7截止，因此，第一节点N1的电位不会被第一电压端拉低，因此栅极驱动电路可以输出正常的栅极驱动信号。
在一些实施例中，如图2所示，输入子电路110可以包括第十八开关晶体管M18。该第十八开关晶体管M18的第一电极和栅极均被配置为接收第一输入信号SIN1。该第十八开关晶体管M18的第二电极电连接至第一节点N1。该第十八晶体管M18被配置为在接收到第一输入信号SIN1后导通。这样可以使得第一节点N1的电平由第一电平(例如低电平)变为第二电平(例如高电平)。例如，如图2所示，该第十八开关晶体管可以为NMOS晶体管。又例如，该第十八开关晶体管可以为PMOS晶体管。
在一些实施例中，如图2所示，输出子电路120可以包括第十九开关晶体管M19和电容器C。
第十九开关晶体管M19的第一电极被配置为接收第二输入信号SIN2。该第十九开关晶体管M19的第二电极作为该输出子电路120的输出端。该第十九开关晶体管M19的栅极电连接至第一节点N1。例如，如图2所示，该第十九开关晶体管可以为NMOS晶体管。又例如，该第十九开关晶体管可以为PMOS晶体管。
电容器C的第一端电连接至第一节点N1。该电容器C的第二端电连接至该第十九开关晶体管M19的第二电极。例如，电容器C可以是外接电容器或者第十九开关晶体管的寄生电容器。
在一些实施例中，如图2所示，第一复位子电路130可以包括第十五开关晶体管M15。该第十五开关晶体管M15的第一电极电连接至第一节点N1。该第十五开关晶体管M15的第二电极电连接至第一电压端101。该第十五开关晶体管M15的栅极被配置为接收第一复位信号SRST1。该第十五开关晶体管M15被配置为在接收到第一复位信号SRST1后导通。这样，可以将第一节点N1的电位变为第一电压端101的电平。例如，将第一节点N1的电位拉低为低电平，从而将第一节点的电位复位。例如，如图2所示，该第十五开关晶体管可以为NMOS晶体管。又例如，该第十五开关晶体管可以为PMOS晶体管。
至此，提供了根据本公开另一些实施例的栅极驱动电路。在该栅极电路中，功能维持子电路的第一开关晶体管在接收到第一输入信号后导通，从而可以将第二节点的电位维持在第一电压端的电平，进而使得第七开关晶体管截止。因此，第一节点的电位不会被第一电压端拉低，因此栅极驱动信号的输出不受开关晶体管特性漂移的影响。
图3是示出根据本公开一个实施例的开关晶体管的I-V特性曲线的示意图。
图3示出了在图2中的第十九开关晶体管M19的I-V特性曲线在漂移前的I-V特性曲线301和在漂移后的I-V特性曲线302。如图3所示，该第十九开关晶体管M19在长时间工作后会发生向右漂移，造成其工作时的输出电流降低。由于该第十九开关晶体管M19的输出端电连接至在显示区的栅极线，导致其整体负载很大，因此该第十九开关晶体管M19的输出能力也降低。另外，第十八开关晶体管在长时间工作后也可能发生特性漂移的问题，从而也可能影响栅极驱动信号的输出。
各个栅极驱动电路采用级联的方式电连接。某个第十九开关晶体管在向其他栅极驱动电路提供第一输入信号时，可能不能提供足够的电流来拉高该其他栅极驱动电路的第一节点N1的电位，从而使得该其他栅极驱动电路的第二节点N2的电位在电源电压信号的作用下不能被有效拉低。这导致第七开关晶体管M7和第八开关晶体管M8处于微开启的状态，使得该其他栅极驱动电路的第一节点的电位及输出信号不能被有效地拉高，从而使得输出的栅极驱动信号进一步降低。
由于各个栅极驱动电路采用级联的方式电连接，因此，每一级(或每一行)的栅极驱动电路都会影响下一级的栅极驱动电路的栅极驱动信号的输出。最终可能会导致从某一行的栅极驱动电路开始，该栅极驱动电路基本不能输出正常的栅极驱动信号，导致栅极驱动电路失效。
但是，在本公开的实施例中，在栅极驱动电路中设置了功能维持子电路。该功能维持子电路在第一输入信号的控制下，控制降噪子电路(例如第一降噪子电路)工作，以便该降噪子电路将第一节点N1与第一电压端101中断。即，功能维持子电路的第一开关晶体管M1在接收到第一输入信号后导通，从而可以将第二节点N2的电位维持在第一电压端的电平，进而使得第七开关晶体管M7截止。因此，第一节点的电位不会被第一电压端101拉低，因此可以使得输出端输出正常的栅极驱动信号。
另外，该功能维持子电路在控制降噪子电路(例如第一降噪子电路)工作时，还可以使得该降噪子电路将输出子电路的输出端与第一电压端101中断。即，功能维持子电路的第一开关晶体管M1在接收到第一输入信号后导通，从而可以将第二节点N2的电位维持在第一电压端的电平，进而使得第八开关晶体管M8截止。因此，输出子电路的输出端的电位不会被第一电压端101拉低，从而输出正常的栅极驱动信号。
图4是示出根据本公开另一个实施例的栅极驱动电路的连接示意图。
如图4所示，该栅极驱动电路包括输入子电路110、输出子电路120、第一复位子电路130、第一降噪子电路141和功能维持子电路150'。这些子电路前面已经结合图2详细描述。
在一些实施例中，如图4所示，该栅极驱动电路还可以包括第二复位子电路160。该第二复位子电路160分别与第一电压端101和输出子电路120的输出端电连接。该第二复位子电路160可以被配置为在第二复位信号SRST2的控制下将输出子电路120的输出端的电位复位。
在一些实施例中，如图4所示，第二复位子电路160可以包括第十六开关晶体管M16。该第十六开关晶体管M16的第一电极电连接至输出子电路120的输出端(例如，第十九开关晶体管的第二电极)。该第十六开关晶体管M16的第二电极电连接至第一电压端101。该第十六开关晶体管M16的栅极被配置为接收第二复位信号SRST2。该第十六开关晶体管M16被配置为在接收到第二复位信号SRST2后导通。这样可以使得输出子电路120的输出端的电位被复位。例如，如图2所示，该第十六开关晶体管可以为NMOS晶体管。又例如，该第十六开关晶体管可以为PMOS晶体管。
至此，提供了根据本公开另一些实施例的栅极驱动电路。在该栅极驱动电路中设置了第二复位子电路，可以起到对输出子电路的输出端的电位进行复位的功能。
图5是示出根据本公开一个实施例的栅极驱动电路的控制信号的时序图。下面结合图4和图5详细描述根据本公开一些实施例的栅极驱动电路的工作过程。这里，以第一电压VDD1为高电平，开关晶体管均为NMOS晶体管为例来描述该工作过程。
首先，在第一阶段t1，第一输入信号SIN1为高电平，使得第十八开关晶体管M18导通。这样，第一节点N1被拉高到高电平(作为第二电平)。由于第一节点N1被拉高到高电平，第五开关晶体管M5和第六开关晶体管M6导通。这使得第二节点N2的电位被降低到低电平(即第一电压端101的电平VSS)，第一降噪子电路141停止工作。
再者，由于第一输入信号SIN1为高电平，使得第一开关晶体管M1导通，进一步保证第二节点N2被拉低到低电平。这使得第七开关晶体管M7和第八开关晶体管能够充分截止，从而确保第一节点N1处于高电平，而且使得输出子电路的输出端的电位不会被第一电压端拉低。这在后续阶段输出栅极驱动信号时可以使得栅极驱动信号不受第十九开关晶体管或第十八开关晶体管的特性漂移的影响。
另外，由于第一节点N1被拉高到高电平，第十九开关晶体管M19导通，但由于第二输入信号SIN2为低电平，因此输出子电路120输出低电平的栅极驱动信号SOUT。在该实施例中，低电平的栅极驱动信号SOUT为无效的栅极驱动信号。
接下来，在第二阶段t2，第一输入信号SIN1由高电平变为低电平，第二输入信号SIN2由低电平变为高电平。由于电容器C1的自举作用，第一节点N1的电位被继续拉高到更高电平(作为第三电平)。由于第十九开关晶体管M19导通，因此输出子电路120的输出端输出高电平的栅极驱动信号SOUT。该高电平为栅极驱动信号SOUT为有效的栅极驱动信号。
接下来，在第三阶段t3，第二复位信号SRST2由低电平变为高电平，使得第十六开关晶体管M16导通。这样，第一节点N1的电位被下降到第二电平，但还没有下降到第一电平(即低电平)。由于第十六开关晶体管M16导通，因此，输出子电路120的输出端的电位下降。另外，在该第三阶段t3，第二输入信号SIN2由高电平变为低电平。由于第一节点N1的电位下降、输出子电路120的输出端的电位下降、以及第二输入信号SIN2变为低电平，因此高电平的栅极驱动信号SOUT变为低电平信号。
接下来，在第四阶段t4，第一复位信号SRST1由低电平变为高电平，使得第十五开关晶体管M15导通。这导致第一节点N1的电位被拉低到低电平。第四开关晶体管M4在第一电源电压VDD1的高电平的作用下导通。因此第三节点N3的电位变为高电平，使得第三开关晶体管M3导通，从而使得第二节点N2的电位升高到高电平。第七开关晶体管M7和第八开关晶体管M8在第二节点N2电位的作用下导通，从而使得第一节点N1降低为低电平以及输出的栅极驱动信号SOUT为低电平，从而不会有较大噪声和错误的输出信号发生。
至此，提供了根据本公开一些实施例的栅极驱动电路的工作过程。在该工作过程中，由于第一开关晶体管M1在第一输入信号SIN1的控制下导通，从而保证第二节点N2被拉低到低电平。这使得第七开关晶体管M7和第八开关晶体管M8能够充分截止，从而确保第一节点N1处于高电平，而且使得输出子电路的输出端的电位不会被第一电压端拉低。这有利于在后续阶段输出正常的栅极驱动信号。
图6是示出根据本公开另一个实施例的栅极驱动电路的连接示意图。
如图6所示，该栅极驱动电路包括输入子电路110、输出子电路120、第一复位子电路130、第一降噪子电路141和第二复位子电路160。
在一些实施例中，如图2所示，至少一个降噪子电路除了包括第一降噪子电路141之外，还可以包括第二降噪子电路142。
如图2所示，该第二降噪子电路142可以包括：第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13和第十四开关晶体管M14。
第九开关晶体管M9的第一电极电连接至第三电压端103。例如该第三电压端103可以用于提供第二电平。例如该第三电压端可以为电源电压端，用于提供第二电源电压VDD2(作为第二电平)。该第九开关晶体管M9的第二电极电连接至第四节点N4。例如，该第四节点N4可以为下拉节点。该第九开关晶体管M9的栅极电连接至第五节点N5。例如，如图6所示，该第九开关晶体管可以为NMOS晶体管。又例如，该第九开关晶体管可以为PMOS晶体管。
第十开关晶体管M10的第一电极和栅极一起电连接至第三电压端103。该第十开关晶体管M10的第二电极电连接至第五节点N5。例如，如图6所示，该第十开关晶体管可以为NMOS晶体管。又例如，该第十开关晶体管可以为PMOS晶体管。
第十一开关晶体管M11的第一电极电连接至第四节点N4。该第十一开关晶体管M11的第二电极电连接至第一电压端101。该第十一开关晶体管M11的栅极电连接至第一节点N1。例如，如图6所示，该第十一开关晶体管可以为NMOS晶体管。又例如，该第十一开关晶体管可以为PMOS晶体管。
第十二开关晶体管M12的第一电极电连接至第五节点N5。该第十二开关晶体管M12的第二电极电连接至第一电压端101。该第十二开关晶体管M12的栅极电连接至第一节点N1。例如，如图6所示，该第十二开关晶体管可以为NMOS晶体管。又例如，该第十二开关晶体管可以为PMOS晶体管。
第十三开关晶体管M13的第一电极电连接至第一节点N1。该第十三开关晶体管M13的第二电极电连接至第一电压端101。该第十三开关晶体管M13的栅极电连接至第四节点N4。例如，如图6所示，该第十三开关晶体管可以为NMOS晶体管。又例如，该第十三开关晶体管可以为PMOS晶体管。
第十四开关晶体管M14的第一电极电连接至输出子电路120的输出端(例如第十九开关晶体管M19的第二电极)。该第十四开关晶体管M14的第二电极电连接至第一电压端101。该第十四开关晶体管M14的栅极电连接至第四节点N4。例如，如图6所示，该第十四开关晶体管可以为NMOS晶体管。又例如，该第十四开关晶体管可以为PMOS晶体管。
至此，提供了根据本公开一些实施例的第二降噪子电路的电路结构。这里，第一降噪子电路141和第二降噪子电路142可以交替工作，即这两个降噪子电路中的一个工作时，另一个不工作。例如，第一电源电压VDD1为高电平且第二电源电压VDD2为低电平时，第一降噪子电路工作而第二降噪子电路不工作；反之亦然。这样可以提高降噪子电路的使用寿命。
在一些实施例中，功能维持子电路150可以采用如图6所示的功能维持子电路150"的实现方式。该功能维持子电路150"除了可以包括第一开关晶体管M1之外，还可以包括第二开关晶体管M2。
如图6所示，第二开关晶体管M2的第一电极电连接至第二降噪子电路142。例如，该第二开关晶体管M2的第一电极电连接至第四节点N4。该第二开关晶体管M2的第二电极电连接至第一电压端101。该第二开关晶体管M2的栅极被配置为接收第一输入信号SIN1。例如，如图2所示，该第二开关晶体管可以为NMOS晶体管。又例如，该第二开关晶体管可以为PMOS晶体管。
该第二开关晶体管M2被配置为在接收到第一输入信号SIN1后导通。这样可以将第四节点N4的电位维持在第一电压端101的电平。例如，第一电压端101为公共接地端，这样第四节点N4的电平被维持在公共接地端电压VSS。这样使得第十三开关晶体管M13和第十四开关晶体管M14截止，因此，第一节点N1的电位和输出子电路的输出端的电位均不会被第一电压端拉低，因此栅极驱动信号的输出不会受开关晶体管(例如第十九开关晶体管和/或第十八开关晶体管)的特性漂移的影响。该栅极驱动电路可以输出正常的栅极驱动信号。
至此，提供了根据本公开另一些实施例的栅极驱动电路。该栅极电路包括了两个降噪子电路(即，第一降噪子电路和第二降噪子电路)。相应地，该栅极驱动电路的功能维持子电路包括两个开关晶体管(即，第一开关晶体管和第二开关晶体管)以分别控制两个降噪子电路工作，以便这两个降噪子电路分别将第一节点与第一电压端中断，从而使得栅极驱动信号的输出不受开关晶体管的特性漂移的影响。
图7是示出根据本公开另一个实施例的栅极驱动电路的连接示意图。
在图6所示的栅极驱动电路的基础上，图7所示的栅极驱动电路还可以包括第三复位子电路170。该第三复位子电路170分别与第一节点N1和第一电压端101电连接。该第三复位子电路170被配置为在全局复位信号SALL的控制下，将第一节点的电位复位。
在一些实施例中，该第三复位子电路170可以包括第十七开关晶体管M17。该第十七开关晶体管M17的第一电极电连接至第一节点N1。该第十七开关晶体管M17的第二电极电连接至第一电压端101。该第十七开关晶体管M17的栅极被配置为接收全局复位信号SALL。该十七开关晶体管M17被配置为在接收到全局复位信号SALL后导通。这样可以使得第一节点N1的电位变为第一电压端101的电平。例如，第一节点N1的电位被复位为低电平。
例如，当需要对全屏的所有栅极驱动电路的第一节点同时复位时，可以向所有栅极驱动电路的第三复位子电路输入全局复位信号SALL。这样，所有栅极驱动电路的第三复位子电路的第十七开关晶体管均导通，从而使得所有栅极驱动电路的第一节点均被复位。
需要说明的是，该第三复位子电路并不仅限于被设置在图7所示的栅极驱动电路中，还可以被设置在其他栅极驱动电路中。例如，该第三复位子电路也可以被设置在图1、图2或图4所示的栅极驱动电路中。因此，本公开实施例的范围并不仅限于此。
本公开的实施例提供了一种栅极驱动电路。在一些实施例中，如图7所示，该栅极驱动电路可以包括第一开关晶体管M1至第十九开关晶体管M19以及电容器C。
第一开关晶体管M1的第一电极电连接至第二节点N2。该第一开关晶体管M1的第二电极电连接至用于提供第一电平的第一电压端101。该第一开关晶体管M1的栅极被配置为接收第一输入信号SIN1。
第二开关晶体管M2的第一电极电连接至第四节点N4。该第二开关晶体管M2的第二电极电连接至第一电压端101。该第二开关晶体管M2的栅极被配置为接收第一输入信号SIN1。
第三开关晶体管M3的第一电极电连接至第二电压端102。该第三开关晶体管M3的第二电极电连接至第二节点N2。该第三开关晶体管M3的栅极电连接至第三节点N3。
第四开关晶体管M4的第一电极和栅极一起电连接至第二电压端102。该第四开关晶体管M4的第二电极电连接至第三节点N3。
第五开关晶体管M5的第一电极电连接至第二节点N2。该第五开关晶体管M5的第二电极电连接至第一电压端101。该第五开关晶体管M5的栅极电连接至第一节点N1。
第六开关晶体管M6的第一电极电连接至第三节点N3。该第六开关晶体管M6的第二电极电连接至第一电压端101。该第六开关晶体管M6的栅极电连接至第一节点N1。
第七开关晶体管M7的第一电极电连接至第一节点N1。该第七开关晶体管M7的第二电极电连接至第一电压端101。该第七开关晶体管M7的栅极电连接至第二节点N2。
第八开关晶体管M8的第一电极电连接至输出端(即栅极驱动电路的输出端)。该第八开关晶体管M8的第二电极电连接至第一电压端101。该第八开关晶体管M8的栅极电连接至第二节点N2。
第九开关晶体管M9的第一电极电连接至第三电压端103。该第九开关晶体管M9的第二电极电连接至第四节点N4。该第九开关晶体管M9的栅极电连接至第五节点N5。
第十开关晶体管M10的第一电极和栅极一起电连接至第三电压端103。该第十开关晶体管M10的第二电极电连接至第五节点N5。
第十一开关晶体管M11的第一电极电连接至第四节点N4。该第十一开关晶体管M11的第二电极电连接至第一电压端101。该第十一开关晶体管M11的栅极电连接至第一节点N1。
第十二开关晶体管M12的第一电极电连接至第五节点N5。该第十二开关晶体管M12的第二电极电连接至第一电压端101。该第十二开关晶体管M12的栅极电连接至第一节点N1。
第十三开关晶体管M13的第一电极电连接至第一节点N1。该第十三开关晶体管M13的第二电极电连接至第一电压端101。该第十三开关晶体管M13的栅极电连接至第四节点N4。
第十四开关晶体管M14的第一电极电连接至输出端。该第十四开关晶体管M14的第二电极电连接至第一电压端101。该第十四开关晶体管M14的栅极电连接至第四节点N4。
第十五开关晶体管M15的第一电极电连接至第一节点N1。该第十五开关晶体管M15的第二电极电连接至第一电压端101。该第十五开关晶体管M15的栅极被配置为接收第一复位信号SRST1。
第十六开关晶体管M16的第一电极电连接至输出端。该第十六开关晶体管M16的第二电极电连接至第一电压端101。该第十六开关晶体管M16的栅极被配置为接收第二复位信号SRST2。
第十七开关晶体管M17的第一电极电连接至第一节点N1。该第十七开关晶体管M17的第二电极电连接至第一电压端101。该第十七开关晶体管M17的栅极被配置为接收全局复位信号SALL。
第十八开关晶体管M18的第一电极和栅极均被配置为接收第一输入信号SIN1。该第十八开关晶体管M18的第二电极电连接至第一节点N1。
第十九开关晶体管M19的第一电极被配置为接收第二输入信号SIN2。该第十九开关晶体管M19的第二电极作为输出端。该第十九开关晶体管M19的栅极电连接至第一节点N1。
电容器C的第一端电连接至第一节点N1。该电容器C的第二端电连接至第十九开关晶体管M19的第二电极。
至此，提供了根据本公开一些实施例的栅极驱动电路。
图8是示出根据本公开另一个实施例的栅极驱动电路的控制信号的时序图。这里，在第一电源电压VDD1为高电平、第二电源电压VDD2为低电平的情况下的栅极驱动电路的工作过程与前面结合图5和图4描述的栅极驱动电路的工作过程相同或相似，这里不再详细描述。另外，在第一电源电压VDD1为低电平、第二电源电压VDD2为高电平的情况下的栅极驱动电路的工作过程也与前面结合图5和图4描述的栅极驱动电路的工作过程相似，这里不再详细描述。
在本公开的一些实施例中，还提供了一种显示装置。该显示装置可以包括多个如前所述的栅极驱动电路。
在一些实施例中，该多个栅极驱动电路包括N个栅极驱动电路，N为正整数。
在该N个栅极驱动电路中，第i-k个栅极驱动电路输出的栅极驱动信号作为第i个栅极驱动电路的第一输入信号，第i+k+1个栅极驱动电路输出的栅极驱动信号作为第i个栅极驱动电路的第一复位信号，第i+k个栅极驱动电路输出的栅极驱动信号作为第i个栅极驱动电路的第二复位信号，其中，k+1≤i≤N-k-1且i为正整数，1≤k≤N-2且k为正整数。
在一些实施例中，k可以表示一个时钟周期中的高电平信号所占时间的行数。例如，一个时钟周期为6行时间，其中，高电平信号所占时间为3行时间，则k为3。这里，1行时间是指显示面板被扫描一行所用的时间。例如，1行时间可以为7.4微秒。这样，有利于实现各个栅极驱动电路之间的各个信号时序的契合。
在该N个栅极驱动电路中，第1个至第k个栅极驱动电路的第一输入信号分别为由外部电路提供的第一输入信号，第N-k个至第N个栅极驱动电路的第一复位信号分别为由该外部电路提供的第一复位信号，第N-k+1个至第N个栅极驱动电路的第二复位信号分别为由该外部电路提供的第二复位信号。
本领域技术人员能够理解，上述多个栅极驱动电路的级联方式仅是一种方式，本公开实施例的多个栅极驱动电路还可以采用其他的级联方式，因此，本公开实施例的范围并不仅限于此。
图9是示出根据本公开一个实施例的显示装置的各个栅极驱动电路的级联示意图。图9示出了在k＝3的情况下的各个栅极驱动电路的级联情况。
如图9所示，每个栅极驱动电路接收第一电源电压VDD1、第二电源电压VDD2、公共接地端电压VSS、第二输入信号SIN2和全局复位信号SALL。
栅极驱动电路901至903的第一输入信号SIN1_1至SIN1_3分别为由外部电路(图9中未示出)提供的第一输入信号。第1个栅极驱动电路901输出的栅极驱动信号SOUT_1作为第4个栅极驱动电路904的第一输入信号SIN1_4，第2个栅极驱动电路902输出的栅极驱动信号SOUT_2作为第5个栅极驱动电路905的第一输入信号SIN1_5，等等。
如图9所示，第5个栅极驱动电路905输出的栅极驱动信号SOUT_5作为第1个栅极驱动电路901的第一复位信号SRST1_1，第6个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第2个栅极驱动电路902的第一复位信号SRST1_2，第7个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第3个栅极驱动电路903的第一复位信号SRST1_3，第8个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第4个栅极驱动电路904的第一复位信号SRST1_4，第9个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第5个栅极驱动电路905的第一复位信号SRST1_5，等等。第N-3个至第N个栅极驱动电路的第一复位信号分别由外部电路(图9中未示出)提供的第一复位信号。
如图9所示，第4个栅极驱动电路904输出的栅极驱动信号SOUT_4作为第1个栅极驱动电路901的第二复位信号SRST2_1，第5个栅极驱动电路905输出的栅极驱动信号SOUT_5作为第2个栅极驱动电路902的第二复位信号SRST2_2，第6个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第3个栅极驱动电路903的第二复位信号SRST2_3，第7个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第4个栅极驱动电路904的第二复位信号SRST2_4，第8个栅极驱动电路(图9中未示出)输出的栅极驱动信号作为第5个栅极驱动电路905的第二复位信号SRST2_5，等等。第N-2个至第N个的栅极驱动电路的第二复位信号分别为由外部电路提供的第二复位信号。
关于每个栅极驱动电路的工作过程可以参考前面结合图5和图4所描述的栅极驱动电路的工作过程，这里不再赘述。
在一些实施例中，第1个栅极驱动电路输出的栅极驱动信号可以用于扫描显示面板上的第1行子像素，第2个栅极驱动电路输出的栅极驱动信号可以用于扫描显示面板上的第2行子像素，以此类推，第N个栅极驱动电路输出的栅极驱动信号可以用于扫描显示面板上的第N行子像素。
在另一些实施例中，第1个栅极驱动电路输出的栅极驱动信号可以用于扫描显示面板上的第N行子像素，第2个栅极驱动电路输出的栅极驱动信号可以用于扫描显示面板上的第N-1行子像素，以此类推，第N个栅极驱动电路输出的栅极驱动信号可以用于扫描显示面板上的第1行子像素。
需要说明的是，第1行子像素至第N行子像素根据与绑定区的距离由近到远依次设置。
图10是示出根据本公开一个实施例的用于栅极驱动电路的控制方法的流程图。如图10所示，该控制方法可以包括步骤S1002至S1008。
在步骤S1002，输入子电路在第一输入信号的控制下，将第一节点的电位由第一电平变为第二电平。
在步骤S1004，输出子电路响应于第二输入信号，输出栅极驱动信号。
在步骤S1006，第二复位子电路在第二复位信号的控制下，将输出子电路的输出端的电位复位。
在步骤S1008，第一复位子电路在第一复位信号的控制下，将第一节点的电位复位，并且至少一个降噪子电路将第一节点和输出子电路的输出端的电位保持为第一电平。
在输入子电路将第一节点的电位由第一电平变为第二电平的过程中，功能维持子电路在第一输入信号的控制下，控制所述至少一个降噪子电路工作，以便所述至少一个降噪子电路将第一节点与第一电压端中断。
在上述实施例的控制方法中，通过功能维持子电路在第一输入信号的控制下，控制至少一个降噪子电路工作，以便所述至少一个降噪子电路将第一节点与第一电压端中断，可以使得第一节点的电位基本保持在第二电平(例如高电平)，从而使得栅极驱动信号的输出不受开关晶体管的特性漂移的影响。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (14)

1.一种栅极驱动电路，其特征在于，包括：输入子电路、输出子电路、第一复位子电路、至少一个降噪子电路和功能维持子电路；
所述输入子电路与第一节点电连接，所述输出子电路与所述第一节点电连接，所述第一复位子电路电连接在所述第一节点与用于提供第一电平的第一电压端之间，所述至少一个降噪子电路分别与所述第一节点和所述第一电压端电连接，所述至少一个降噪子电路还与所述输出子电路的输出端电连接，所述功能维持子电路分别与所述至少一个降噪子电路和所述第一电压端电连接，所述功能维持子电路的输入端与所述输入子电路的输入端电连接；
其中，所述输入子电路被配置为在第一输入信号的控制下，将所述第一节点的电位由第一电平变为第二电平；
所述输出子电路被配置为响应于第二输入信号，输出栅极驱动信号；
所述第一复位子电路被配置为在第一复位信号的控制下将所述第一节点的电位复位；
所述至少一个降噪子电路被配置为在所述第一节点的电位被复位的情况下，将所述第一节点和所述输出子电路的输出端的电位保持为第一电平；
所述功能维持子电路被配置为在所述第一输入信号的控制下，控制所述至少一个降噪子电路工作，以便所述至少一个降噪子电路将所述第一节点与所述第一电压端中断。
2.根据权利要求1所述的栅极驱动电路，其特征在于，
所述至少一个降噪子电路包括第一降噪子电路；
所述功能维持子电路包括：
第一开关晶体管，所述第一开关晶体管的第一电极电连接至所述第一降噪子电路，所述第一开关晶体管的第二电极电连接至所述第一电压端，所述第一开关晶体管的栅极被配置为接收所述第一输入信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，
所述至少一个降噪子电路还包括第二降噪子电路；
所述功能维持子电路还包括：
第二开关晶体管，所述第二开关晶体管的第一电极电连接至所述第二降噪子电路，所述第二开关晶体管的第二电极电连接至所述第一电压端，所述第二开关晶体管的栅极被配置为接收所述第一输入信号。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一降噪子电路包括：
第三开关晶体管，所述第三开关晶体管的第一电极电连接至第二电压端，所述第三开关晶体管的第二电极电连接至第二节点，所述第三开关晶体管的栅极电连接至第三节点；
第四开关晶体管，所述第四开关晶体管的第一电极和栅极一起电连接至所述第二电压端，所述第四开关晶体管的第二电极电连接至所述第三节点；
第五开关晶体管，所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第一电压端，所述第五开关晶体管的栅极电连接至所述第一节点；
第六开关晶体管，所述第六开关晶体管的第一电极电连接至所述第三节点，所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极电连接至所述第一节点；
第七开关晶体管，所述第七开关晶体管的第一电极电连接至所述第一节点，所述第七开关晶体管的第二电极电连接至所述第一电压端，所述第七开关晶体管的栅极电连接至所述第二节点；以及
第八开关晶体管，所述第八开关晶体管的第一电极电连接至所述输出子电路的输出端，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第二节点；
其中，所述第一开关晶体管的第一电极电连接至所述第二节点。
5.根据权利要求3所述的栅极驱动电路，其特征在于，所述第二降噪子电路包括：
第九开关晶体管，所述第九开关晶体管的第一电极电连接至第三电压端，所述第九开关晶体管的第二电极电连接至第四节点，所述第九开关晶体管的栅极电连接至第五节点；
第十开关晶体管，所述第十开关晶体管的第一电极和栅极一起电连接至所述第三电压端，所述第十开关晶体管的第二电极电连接至所述第五节点；
第十一开关晶体管，所述第十一开关晶体管的第一电极电连接至所述第四节点，所述第十一开关晶体管的第二电极电连接至所述第一电压端，所述第十一开关晶体管的栅极电连接至所述第一节点；
第十二开关晶体管，所述第十二开关晶体管的第一电极电连接至所述第五节点，所述第十二开关晶体管的第二电极电连接至所述第一电压端，所述第十二开关晶体管的栅极电连接至所述第一节点；
第十三开关晶体管，所述第十三开关晶体管的第一电极电连接至所述第一节点，所述第十三开关晶体管的第二电极电连接至所述第一电压端，所述第十三开关晶体管的栅极电连接至所述第四节点；以及
第十四开关晶体管，所述第十四开关晶体管的第一电极电连接至所述输出子电路的输出端，所述第十四开关晶体管的第二电极电连接至所述第一电压端，所述第十四开关晶体管的栅极电连接至所述第四节点；
其中，所述第二开关晶体管的第一电极电连接至所述第四节点。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一复位子电路包括：
第十五开关晶体管，所述第十五开关晶体管的第一电极电连接至所述第一节点，所述第十五开关晶体管的第二电极电连接至所述第一电压端，所述第十五开关晶体管的栅极被配置为接收所述第一复位信号。
7.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：
第二复位子电路，分别与所述第一电压端和所述输出子电路的输出端电连接，被配置为在第二复位信号的控制下将所述输出子电路的输出端的电位复位。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第二复位子电路包括：
第十六开关晶体管，所述第十六开关晶体管的第一电极电连接至所述输出子电路的输出端，所述第十六开关晶体管的第二电极电连接至所述第一电压端，所述第十六开关晶体管的栅极被配置为接收所述第二复位信号。
9.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：
第三复位子电路，分别与所述第一节点和所述第一电压端电连接，被配置为在全局复位信号的控制下，将所述第一节点的电位复位。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述第三复位子电路包括：
第十七开关晶体管，所述第十七开关晶体管的第一电极电连接至所述第一节点，所述第十七开关晶体管的第二电极电连接至所述第一电压端，所述第十七开关晶体管的栅极被配置为接收所述全局复位信号。
11.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入子电路包括：
第十八开关晶体管，所述第十八开关晶体管的第一电极和栅极均被配置为接收所述第一输入信号，所述第十八开关晶体管的第二电极电连接至所述第一节点。
12.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出子电路包括：
第十九开关晶体管，所述第十九开关晶体管的第一电极被配置为接收所述第二输入信号，所述第十九开关晶体管的第二电极作为所述输出子电路的输出端，所述第十九开关晶体管的栅极电连接至所述第一节点；以及
电容器，所述电容器的第一端电连接至所述第一节点，所述电容器的第二端电连接至所述第十九开关晶体管的第二电极。
13.一种栅极驱动电路，其特征在于，包括：
第一开关晶体管，所述第一开关晶体管的第一电极电连接至第二节点，所述第一开关晶体管的第二电极电连接至用于提供第一电平的第一电压端，所述第一开关晶体管的栅极被配置为接收第一输入信号；
第二开关晶体管，所述第二开关晶体管的第一电极电连接至第四节点，所述第二开关晶体管的第二电极电连接至所述第一电压端，所述第二开关晶体管的栅极被配置为接收所述第一输入信号；
第三开关晶体管，所述第三开关晶体管的第一电极电连接至第二电压端，所述第三开关晶体管的第二电极电连接至所述第二节点，所述第三开关晶体管的栅极电连接至第三节点；
第四开关晶体管，所述第四开关晶体管的第一电极和栅极一起电连接至所述第二电压端，所述第四开关晶体管的第二电极电连接至所述第三节点；
第五开关晶体管，所述第五开关晶体管的第一电极电连接至所述第二节点，所述第五开关晶体管的第二电极电连接至所述第一电压端，所述第五开关晶体管的栅极电连接至第一节点；
第六开关晶体管，所述第六开关晶体管的第一电极电连接至所述第三节点，所述第六开关晶体管的第二电极电连接至所述第一电压端，所述第六开关晶体管的栅极电连接至所述第一节点；
第七开关晶体管，所述第七开关晶体管的第一电极电连接至所述第一节点，所述第七开关晶体管的第二电极电连接至所述第一电压端，所述第七开关晶体管的栅极电连接至所述第二节点；
第八开关晶体管，所述第八开关晶体管的第一电极电连接至输出端，所述第八开关晶体管的第二电极电连接至所述第一电压端，所述第八开关晶体管的栅极电连接至所述第二节点；
第九开关晶体管，所述第九开关晶体管的第一电极电连接至第三电压端，所述第九开关晶体管的第二电极电连接至第四节点，所述第九开关晶体管的栅极电连接至第五节点；
第十开关晶体管，所述第十开关晶体管的第一电极和栅极一起电连接至所述第三电压端，所述第十开关晶体管的第二电极电连接至所述第五节点；
第十一开关晶体管，所述第十一开关晶体管的第一电极电连接至所述第四节点，所述第十一开关晶体管的第二电极电连接至所述第一电压端，所述第十一开关晶体管的栅极电连接至所述第一节点；
第十二开关晶体管，所述第十二开关晶体管的第一电极电连接至所述第五节点，所述第十二开关晶体管的第二电极电连接至所述第一电压端，所述第十二开关晶体管的栅极电连接至所述第一节点；
第十三开关晶体管，所述第十三开关晶体管的第一电极电连接至所述第一节点，所述第十三开关晶体管的第二电极电连接至所述第一电压端，所述第十三开关晶体管的栅极电连接至所述第四节点；
第十四开关晶体管，所述第十四开关晶体管的第一电极电连接至所述输出端，所述第十四开关晶体管的第二电极电连接至所述第一电压端，所述第十四开关晶体管的栅极电连接至所述第四节点；
第十五开关晶体管，所述第十五开关晶体管的第一电极电连接至所述第一节点，所述第十五开关晶体管的第二电极电连接至所述第一电压端，所述第十五开关晶体管的栅极被配置为接收第一复位信号；
第十六开关晶体管，所述第十六开关晶体管的第一电极电连接至所述输出端，所述第十六开关晶体管的第二电极电连接至所述第一电压端，所述第十六开关晶体管的栅极被配置为接收第二复位信号；
第十七开关晶体管，所述第十七开关晶体管的第一电极电连接至所述第一节点，所述第十七开关晶体管的第二电极电连接至所述第一电压端，所述第十七开关晶体管的栅极被配置为接收全局复位信号；
第十八开关晶体管，所述第十八开关晶体管的第一电极和栅极均被配置为接收所述第一输入信号，所述第十八开关晶体管的第二电极电连接至所述第一节点；
第十九开关晶体管，所述第十九开关晶体管的第一电极被配置为接收第二输入信号，所述第十九开关晶体管的第二电极作为所述输出端，所述第十九开关晶体管的栅极电连接至所述第一节点；以及
电容器，所述电容器的第一端电连接至所述第一节点，所述电容器的第二端电连接至所述第十九开关晶体管的第二电极。
14.一种显示装置，其特征在于，包括：多个如权利要求1至13任意一项所述的栅极驱动电路；
所述多个栅极驱动电路包括N个栅极驱动电路，N为正整数；
在所述N个栅极驱动电路中，第i-k个栅极驱动电路输出的栅极驱动信号作为第i个栅极驱动电路的第一输入信号，第i+k+1个栅极驱动电路输出的栅极驱动信号作为所述第i个栅极驱动电路的第一复位信号，第i+k个栅极驱动电路输出的栅极驱动信号作为所述第i个栅极驱动电路的第二复位信号，其中，k+1≤i≤N-k-1且i为正整数，1≤k≤N-2且k为正整数；
在所述N个栅极驱动电路中，第1个至第k个栅极驱动电路的第一输入信号分别为由外部电路提供的第一输入信号，第N-k个至第N个栅极驱动电路的第一复位信号分别为由所述外部电路提供的第一复位信号，第N-k+1个至第N个栅极驱动电路的第二复位信号分别为由所述外部电路提供的第二复位信号。
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