CN210110351U - 字线驱动电路及存储单元 - Google Patents
字线驱动电路及存储单元 Download PDFInfo
- Publication number
- CN210110351U CN210110351U CN201921266569.7U CN201921266569U CN210110351U CN 210110351 U CN210110351 U CN 210110351U CN 201921266569 U CN201921266569 U CN 201921266569U CN 210110351 U CN210110351 U CN 210110351U
- Authority
- CN
- China
- Prior art keywords
- word line
- type transistor
- terminal
- ring oscillator
- driver circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
本实用新型涉及存储技术领域，提出一种字线驱动电路，该字线驱动电路包括开关晶体管和环形振荡器，所述开关晶体管的控制端连接第一控制信号端，所述开关晶体管的第一端连接驱动电压端，所述开关晶体管的第二端连接字线信号端；所述环形振荡器的电源端接所述字线信号端，所述环形振荡器的接地端为所述字线驱动电路的接地端。本公开提供的字线驱动电路可以增强其器件可靠性和寿命。
Description
技术领域
本实用新型涉及存储技术领域，尤其涉及一种字线驱动电路及存储单元。
背景技术
存储单元一般包括有字线驱动电路，字线驱动电路用于向存储单元的字线输出高电平或者低电平，从而实现存储单元存储逻辑“1”或者逻辑“0”。
相关技术中，如图1所示，为相关技术中字线驱动电路的一种电路结构图。相关技术中，字线驱动电路一般包括有P型晶体管T1和N型晶体管T2，P型晶体管T1的第一端与驱动电压端LWL连接，控制端与控制信号端GWL连接，第二端与字线信号端WL连接，N型晶体管T2的第一端与低电平信号端NBS连接，控制端与控制信号端GWL连接，第二端与字线信号端WL连接。当控制信号端GWL输出低电平信号时，P型晶体管T1导通，该字线驱动电路向字线信号端WL输出高电平信号，当控制信号端GWL输出高电平信号时，N型晶体管T2导通，该字线驱动电路向字线信号端WL输出低电平信号。
然而，随着储存单元尺寸的小型化，存储单元中N型晶体管T2的栅氧化层厚度也越来越薄，同时由于字线信号端WL长期处于较高的电平状态，从而会引起N型晶体管T2的GIDL现象(Gate Induced Drain Leakage，栅诱导漏极泄漏电流，即N型晶体管T2会出现沿图1中箭头方向的漏电流)，进而会影响T2的可靠性和寿命，进而最终影响存储单元的可靠性和寿命。
需要说明的是，在上述背景技术部分实用新型的信息仅用于加强对本实用新型的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
实用新型内容
本实用新型的目的在于提供一种字线驱动电路及存储单元，该字线驱动电路可以解决相关技术中N型晶体管T2的漏电现象。
本实用新型的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本实用新型的实践而习得。
根据本实用新型的一个方面，提供一种字线驱动电路，该字线驱动电路包括开关晶体管和环形振荡器，所述开关晶体管的控制端连接第一控制信号端，所述开关晶体管的第一端连接驱动电压端，所述开关晶体管的第二端连接字线信号端；所述环形振荡器的电源端接所述字线信号端，所述环形振荡器的接地端为所述字线驱动电路的接地端。
本实用新型的一种示例性实施例中，所述环形振荡器包括多个反相器，所述反相器的个数大于等于3且为奇数。
本实用新型的一种示例性实施例中，所述环形振荡器还包括传输门，所述传输门位于两个反相器之间。
本实用新型的一种示例性实施例中，相邻的所述反相器包括第一反相器和第二反相器，所述传输门包括：第一N型晶体管和第一P型晶体管，第一N型晶体管的控制端连接高电平信号端，第一端与所述第一反相器的输出端连接，第二端与所述第二反相器的输入端连接；第一P型晶体管的控制端连接低电平信号端，第一端与所述第一反相器的输出端连接，第二端与所述第二反相器的输入端连接。
本实用新型的一种示例性实施例中，所述开关晶体管为PMOS晶体管。
本实用新型的一种示例性实施例中，所述字线驱动电路还包括第二N型晶体管，第二N型晶体管的控制端连接第二控制信号端，第一端连接所述字线信号端，第二端连接接地端；其中，所述第二控制信号端和所述驱动电压端的的信号反相。
本实用新型的一种示例性实施例中，所述环形振荡器还包括延迟单元，所述延迟单元位于两个反相器之间。
本实用新型的一种示例性实施例中，所述延迟单元包括电阻和电容，所述电阻和所述电容构成RC延迟。
本实用新型的一种示例性实施例中，所述字线驱动电路还包括第三N型晶体管，第三N型晶体管的第一端连接接地端，控制端连接所述第一控制信号端，第二端连接所述字线信号端。
根据本实用新型的一个方面，提供一种存储单元，该存储单元包括上述的字线驱动电路。
本公开提出一种字线驱动电路及存储单元，该字线驱动电路包括开关晶体管和环形振荡器，所述开关晶体管的控制端连接第一控制信号端，所述开关晶体管的第一端连接驱动电压端，所述开关晶体管的第二端连接字线信号端；所述环形振荡器的电源端接所述字线信号端，所述环形振荡器的接地端为所述字线驱动电路的接地端。当开关晶体管导通时，驱动电压端向线信号端输出高电平信号；当开关晶体管关断时，由于环形振荡器中每个反相器11输出和输入的信号在逻辑电平“1”与逻辑电平“0”之间的转变并不是瞬间变化的，其转变具有一个过度过程。反相器在不同电位作用下，第二N型晶体管T3和第二N型晶体管T4具有不同的导通状态，其在字线信号端WL和接地端GND之间具有不同电阻。从而使得环形振荡器所形成的电阻会发生周期性变化。因此，环形振荡器可以将字线信号端的高电平拉低。本公开提供的字线驱动电路可以从根本上解决相关技术中N型晶体管T2漏电现象。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中字线驱动电路的一种电路结构图；
图2为本公开字线驱动电路一种示例性实施例的结构示意图；
图3为相关技术中字线信号输出端的电平状态；
图4为本公开字线驱动电路一种示例性实施例中字线信号端的电平状态；
图5为本公开字线驱动电路一种示例性实施例中环形振荡器传输信号的时序图；
图6为本公开字线驱动电路另一种示例性实施例的结构示意图；
图7为本公开字线驱动电路另一种示例性实施例的结构示意图；
图8为本公开字线驱动电路另一种示例性实施例的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本实用新型将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本示例性实施例首先提供一种字线驱动电路，如图2所示，为本公开一种示例性实施例的结构示意图，该字线驱动电路包括开关晶体管T5和环形振荡器1，所述开关晶体管T5的控制端连接第一控制信号端VCN1，所述开关晶体管T5的第一端连接驱动电压端LWL，所述开关晶体管T5的第二端连接字线信号端WL；所述环形振荡器的电源端接所述字线信号端WL，所述环形振荡器的接地端GND为所述字线驱动电路的接地端。其中，所述开关晶体管可以为PMOS晶体管。
本示例性实施例中，如图2所示，环形振荡器1可以由多个首尾相连的反相器11组成，且反相器的数量为奇数个。应该理解的是，在其他示例性实施例中，奇数个所述反相器还可以包括其他数量的反相器，例如，5个、7个、9个等。其中，反相器的数量可以决定字线信号端WL上高电平的脉动频率和脉动幅度，例如反相器的数量越多，脉动频率越小，脉动幅度越大，反之亦然。
本公开提出一种字线驱动电路该字线驱动电路包括开关晶体管和环形振荡器，所述开关晶体管的控制端连接第一控制信号端，所述开关晶体管的第一端连接驱动电压端，所述开关晶体管的第二端连接字线信号端；所述环形振荡器的电源端接所述字线信号端，所述环形振荡器的接地端为所述字线驱动电路的接地端。当开关晶体管T5导通时，驱动电压端LWL向字线信号端WL输出高电平信号；当开关晶体管T5关断时，由于环形振荡器中每个反相器11输出和输入的信号在逻辑电平“1”与逻辑电平“0”之间的转变并不是瞬间变化的，其转变具有一个过度过程。反相器在不同电位作用下，第二N型晶体管T3和第二N型晶体管T4具有不同的导通状态，其在字线信号端WL和接地端GND之间具有不同电阻。从而使得环形振荡器所形成的电阻会发生周期性变化。因此，环形振荡器可以将字线信号端WL的高电平拉低。本公开提供的字线驱动电路可以从根本上解决相关技术中N型晶体管T2漏电现象。
本示例性实施例中，如图2所示，所述反相器可以包括N型晶体管T4和P型晶体管T3，N型晶体管T4的控制端形成所述反相器的输入端，第一端形成环形振荡器的接地端，第二端形成所述反相器的输出端；P型晶体管T3的控制端连接所述N型晶体管T4的控制端，第一端连接所述字线信号端WL，第二端连接所述N型晶体管T4的第二端。
如图3、4所示，图3为相关技术中字线信号端的电平状态，图4为本公开字线驱动电路一种示例性实施例中字线信号端的电平状态。图1、3中，在时间段T，控制信号端GWL输出低电平信号晶体管T1导通，字线信号端WL持续为稳定的高电平。在图2、4中，在时间段T，第一控制信号端VCN1输出低电平信号晶体管T5导通，由于环形振荡器形成的电阻发生周期性变化，因此，字线信号端WL为周期性变化的高电平信号。具体的，参考图2和图4，当3个反相器同时导通时，字线信号端WL到接地端GND之间的电阻最小，对应时间段T部分的低电平部分，当3个反相器同时关断时，对应时间段T部分的高电平部分。实际电路中，3个反相器的翻转并不一定是理想的同时开或同时关，因此对应时间段T部分有可能是方波、锯齿波、三角波等，但时间段T部分的波形一定呈现周期性，且有一低电平和一高电平，高电平的大小等于字线信号端WL的大小，低电平的大小小于字线信号端WL的大小，低电平的具体值可以通过反相器的电平翻转时间、反相器的个数、反相器中晶体管的尺寸、连接线的延迟等来设置。对比图3和图4可以看出，字线信号端WL为高电平时，由一个恒定信号变为了一个方波信号。对比图1和图2，图2中环形振荡器的作用类似图1中T2的作用，既能实现字线信号端WL的低电平到高电平再到低电平的转换，又避免了字线信号端WL持续为高时带来的晶体管可靠性问题。
本示例性实施例中，如图5所示，为本公开字线驱动电路一种示例性实施例中环形振荡器传输信号的时序图。环形振荡器传输的脉冲信号存在正向过冲和负向过冲现象。如图5所示，P箭头所指位置即为正向过冲位置，N箭头所指位置即为负向过冲位置。正向过冲和负向过冲位置存在过冲电压，从而影响字线驱动电路工作的稳定性。
如图6所示，为本公开字线驱动电路另一种示例性实施例的结构示意图。本示例性实施例中，该字线驱动电路还可以包括传输门2，传输门2设置于相邻反相器之间。其中，相邻的所述反相器包括第一反相器和第二反相器，所述传输门可以包括第一N型晶体管T8和第一P型晶体管T9，第一N型晶体管T8的控制端连接高电平信号端VDD，第一端与所述第一反相器的输出端连接，第二端与所述第二反相器的输入端连接；第一P型晶体管T9的控制端连接低电平信号端VSS，第一端与所述第一反相器的输出端连接，第二端与所述第二反相器的输入端连接。第一N型晶体管T8和第一P型晶体管T9可以形成滤波器结构，从而避免图6中正向过冲和负向过冲现象发生，同时通过对T8和T9尺寸的设置，可以控制振荡器产生的脉冲信号的周期。同时，第一N型晶体管对高电平没有压降，第一P型晶体管对低电平没有压降，从而可以避免了环形振荡器中信号的衰减。
如图7所示，为本公开字线驱动电路另一种示例性实施例的结构示意图。本示例性实施例中，该环形振荡器还可以包括延迟单元，所述延迟单元位于两个相邻反相器之间，所述延迟单元包括电阻和电容，所述电阻和所述电容构成RC延迟。相邻的所述反相器包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端连接，所述RC滤波电路可以包括电阻R和电容C，电阻R串联于所述第一反相器与所述第二反相器之间；电容C连接于所述第二反相器输入端与接地端之间。该设置同样可以避免图5中正向过冲和负向过冲现象发生。
本示例性实施例中，如图8所示，为本公开字线驱动电路另一种示例性实施例的结构示意图。所述字线驱动电路还可以包括第二N型晶体管T7，第二N型晶体管T7的控制端连接第二控制信号端LWLB，第一端连接所述字线信号端WL，第二端连接接地端GND；其中，所述第二控制信号端LWLB和所述驱动电压端LWL的信号反相。第二N型晶体管T7在驱动电压端LWL启动前，响应于第二控制信号端LWLB的高电平导通以将字线信号端WL置为低电平，当驱动电压端LWL为高时，T7管将被关闭，T7管起到控制字线信号端WL初始工作状态的作用。
本示例性实施例中，如图8所示，所述字线驱动电路还包括第三N型晶体管T6，第三N型晶体管T6的第一端连接接地端GND，控制端连接所述第一控制信号端VCN1，第二端连接所述字线信号端WL。当字线信号端WL需要输出低电平信号时，第一控制信号端VCN1转为高电平。此时，第三N型晶体管T6在第一控制信号端VCN1作用下导通，以使字线信号端WL与接地端GND连接，从而增加字线信号端WL的置零速度。同时，由于字线信号端WL的电压会发生周期性减小，该字线驱动电路可以通过周期性减小字线信号端WL的电压，从而减小对N型晶体管T6产生的GIDL现象，从而提高N型晶体管T6的可靠性和寿命。
本示例性实施例还提供一种存储单元，该存储单元包括上述的字线驱动电路。
本示例性实施例提供的存储单元与上述的字线驱动电路具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。
Claims (10)
1.一种字线驱动电路，其特征在于，包括：
开关晶体管，所述开关晶体管的控制端连接第一控制信号端，所述开关晶体管的第一端连接驱动电压端，所述开关晶体管的第二端连接字线信号端；
环形振荡器，所述环形振荡器的电源端接所述字线信号端，所述环形振荡器的接地端为所述字线驱动电路的接地端。
2.根据权利要求1所述的字线驱动电路，其特征在于，所述环形振荡器包括多个反相器，所述反相器的个数大于等于3且为奇数。
3.根据权利要求2所述的字线驱动电路，其特征在于，所述环形振荡器还包括传输门，所述传输门位于两个相邻反相器之间。
4.根据权利要求3所述的字线驱动电路，其特征在于，相邻的所述反相器包括第一反相器和第二反相器，所述传输门包括：
第一N型晶体管，控制端连接高电平信号端，第一端与所述第一反相器的输出端连接，第二端与所述第二反相器的输入端连接；
第一P型晶体管，控制端连接低电平信号端，第一端与所述第一反相器的输出端连接，第二端与所述第二反相器的输入端连接。
5.根据权利要求1所述的字线驱动电路，其特征在于，所述开关晶体管为PMOS晶体管。
6.根据权利要求1所述的字线驱动电路，其特征在于，所述字线驱动电路还包括：
第二N型晶体管，控制端连接第二控制信号端，第一端连接所述字线信号端，第二端连接接地端；
其中，所述第二控制信号端和所述驱动电压端的信号反相。
7.根据权利要求2所述的字线驱动电路，其特征在于，所述环形振荡器还包括延迟单元，所述延迟单元位于两个相邻反相器之间。
8.根据权利要求7所述的字线驱动电路，其特征在于，所述延迟单元包括电阻和电容，所述电阻和所述电容构成RC延迟。
9.根据权利要求1所述的字线驱动电路，其特征在于，所述字线驱动电路还包括：
第三N型晶体管，第一端连接接地端，控制端连接所述第一控制信号端，第二端连接所述字线信号端。
10.一种存储单元，其特征在于，包括权利要求1-9任一项所述的字线驱动电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201921266569.7U CN210110351U (zh) | 2019-08-06 | 2019-08-06 | 字线驱动电路及存储单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201921266569.7U CN210110351U (zh) | 2019-08-06 | 2019-08-06 | 字线驱动电路及存储单元 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN210110351U true CN210110351U (zh) | 2020-02-21 |
Family
ID=69567390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201921266569.7U Active CN210110351U (zh) | 2019-08-06 | 2019-08-06 | 字线驱动电路及存储单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN210110351U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112349320A (zh) * | 2019-08-06 | 2021-02-09 | 长鑫存储技术有限公司 | 字线驱动电路及存储单元 |
| CN113495203A (zh) * | 2020-04-03 | 2021-10-12 | 长鑫存储技术有限公司 | 测试电路及半导体测试方法 |
-
2019
- 2019-08-06 CN CN201921266569.7U patent/CN210110351U/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112349320A (zh) * | 2019-08-06 | 2021-02-09 | 长鑫存储技术有限公司 | 字线驱动电路及存储单元 |
| CN113495203A (zh) * | 2020-04-03 | 2021-10-12 | 长鑫存储技术有限公司 | 测试电路及半导体测试方法 |
| CN113495203B (zh) * | 2020-04-03 | 2022-05-03 | 长鑫存储技术有限公司 | 测试电路及半导体测试方法 |
| US11988704B2 (en) | 2020-04-03 | 2024-05-21 | Changxin Memory Technologies, Inc. | Test circuits and semiconductor test methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11756492B2 (en) | Display panel, shift register circuit and driving method thereof | |
| JP3851302B2 (ja) | バッファー回路及びこれを利用したアクティブマトリックス表示装置 | |
| EP0395881B1 (en) | Voltage boosting circuits for dynamic memories | |
| US20210057017A1 (en) | Wordline driving circuit and memory cell | |
| US7795946B2 (en) | Level shifter capable of improving current drivability | |
| CN210110351U (zh) | 字线驱动电路及存储单元 | |
| KR950003911B1 (ko) | 기판 바이어스 발생장치 | |
| JP2003297077A (ja) | 強誘電体メモリ装置 | |
| US11341923B2 (en) | Shift register unit, driving method thereof, gate driving circuit and display panel | |
| CN111105759B (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 | |
| US9209797B2 (en) | Semiconductor device | |
| CN100565711C (zh) | 移位寄存器电路及设有该电路的图像显示装置 | |
| CN110634436B (zh) | 栅极驱动电路及显示面板 | |
| US6603334B1 (en) | Low-amplitude driver circuit | |
| WO2022048246A1 (zh) | 驱动电路 | |
| KR101248097B1 (ko) | 액정표시장치의 쉬프트레지스터 및 이의 구동방법 | |
| CN114095004A (zh) | 驱动电路 | |
| CN112309295B (zh) | 移位寄存器单元、栅极驱动电路、显示装置 | |
| TWI699740B (zh) | 脈波產生電路 | |
| KR100384833B1 (ko) | 면적 소모가 적은 레벨 쉬프터 | |
| CN111402777B (zh) | 驱动电路和其操作方法 | |
| CN117475822A (zh) | 电平信号差速放电电路及显示装置 | |
| CN114255700A (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板 | |
| CN111354296A (zh) | 显示面板、显示装置 | |
| KR100303135B1 (ko) | 데이타출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |