CN112309295B - 移位寄存器单元、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种移位寄存器单元，该移位寄存器单元包括第一信号输出端，其还包括：第一开关单元，用于响应第一直流电源信号端的信号将第一直流电源信号端的信号传输到第一节点；第二开关单元，用于响应第一信号输出端的信号第二直流电源信号端的信号传输到第一节点；第三开关单元，用于响应第一节点的信号将第二直流电源信号端的信号传输到第二信号输出端；第四开关单元，用于响应第一直流电源信号端的信号将第一直流电源信号端的信号传输到第二信号输出端。本公开通过第一直流电源信号端的信号向第二信号输出端输出栅极驱动信号，降低了栅极驱动信号的上升沿、下降沿长度，提高了驱动能力。

Description

移位寄存器单元、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、显示装置。

背景技术

显示技术领域中，栅极驱动电路一般用于逐行向显示区的像素单元发送栅极驱动信号，从而实现像素单元逐行接收数据信号。栅极驱动电路一般包括多级连接的移位寄存器单元，每一个移位寄存器单元的输出端与一行像素单元连接，用于向像素单元发送上述栅极驱动信号。

相关技术中，移位寄存器单元一般通过一时钟信号端向其输出端提供输出信号，该输出信号即为栅极驱动信号。

然而，相关技术中栅极驱动信号的上升沿和下降沿的宽度较长，从而影响显示装置中像素的充电时长，尤其在高分辨率的显示装置中，该技术问题会严重影响显示装置的显示效果。

发明内容

本发明的目的在于提供一种移位寄存器单元、栅极驱动电路、显示装置，用于解决相关技术中，栅极驱动信号上升沿和下降沿宽度较长从而影响像素充电时长的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种移位寄存器单元，所述移位寄存器单元包括第一信号输出端，该移位寄存器单元还包括：第一开关单元、第二开关单元、第三开关单元、第四开关单元。第一开关单元，连接第一直流电源信号端、第一节点，用于响应所述第一直流电源信号端的信号将所述第一直流电源信号端的信号传输到所述第一节点；第二开关单元，连接第二直流电源信号端、所述第一信号输出端、第一节点，用于响应所述第一信号输出端的信号所述第二直流电源信号端的信号传输到所述第一节点；第三开关单元，连接所述第一节点、所述第二直流电源信号端、第二信号输出端，用于响应所述第一节点的信号将所述第二直流电源信号端的信号传输到所述第二信号输出端；第四开关单元，连接所述第一直流电源信号端、所述第二信号输出端，用于响应所述第一直流电源信号端的信号将所述第一直流电源信号端的信号传输到所述第二信号输出端。

本发明的一种示例性实施例中，所述移位寄存器单元还包括下拉节点，所述移位寄存器单元还包括第五开关单元，第五开关单元连接所述第二直流电源信号端、所述第二信号输出端、下拉节点，用于响应所述下拉节点的信号将所述第二直流电源信号端的信号传输到所述第二信号输出端。

本发明的一种示例性实施例中，所述下拉节点包括第一下拉节点和第二下拉节点，所述移位寄存器单元还包括：输入电路、输出电路、下拉控制电路、第一下拉电路、第二下拉电路、复位电路。输入电路，连接输入信号端、上拉节点，用于响应所述输入信号端的信号将所述输入信号端的信号传输到所述上拉节点；输出电路，连接时钟信号端、所述第一信号输出端、所述上拉节点，用于响应所述上拉节点的信号将所述时钟信号端的信号传输到所述第一信号输出端；下拉控制电路，连接第三电源信号端、第四电源信号端、第五电源信号端上拉节点、所述第一下拉节点、所述第二下拉节点，用于响应所述上拉节点的信号将所述第五电源信号端的信号传输到所述第一下拉节点和第二下拉节点，以及用于交替响应所述第三电源信号端、第四电源信号端的信号，将所述第三电源信号端的信号传输到所述第一下拉节点，将所述第四电源信号端的信号传输到所述第二下拉节点；第一下拉电路，连接所述第一下拉节点、第五电源信号端、第一信号输出端、上拉节点，用于响应所述第一下拉节点的信号将所述第五电源信号端的信号传输到所述上拉节点、第一信号输出端；第二下拉电路，连接所述第二下拉节点、第五电源信号端、第一信号输出端、上拉节点，用于响应所述第二下拉节点的信号将所述第五电源信号端的信号传输到所述上拉节点、第一信号输出端；复位电路，连接复位信号端、所述上拉节点、第五电源信号端，用于响应所述复位信号端的信号将所述第五电源信号端的信号传输到所述上拉节点；其中，所述第五开关单元的控制端连接所述第一下拉节点或者所述第二下拉节点。

本发明的一种示例性实施例中，所述下拉控制电路包括第一下拉控制电路和第二下拉控制电路，第一下拉控制电路，连接所述第三电源信号端、第五电源信号端、第一下拉控制节点、第一下拉节点、上拉节点，用于响应所述上拉节点的信号将所述第五电源信号端的信号传输到所述第一下拉节点和所述第一下拉控制节点，以及用于响应所述第三电源信号端的信号将所述第三电源信号端的信号传输到所述第一下拉节点和第一下拉控制节点；第二下拉控制电路，连接所述第四电源信号端、第五电源信号端、第二下拉控制节点、第二下拉节点、上拉节点，用于响应所述上拉节点的信号将所述第五电源信号端的信号传输到所述第二下拉节点和所述第二下拉控制节点，以及用于响应所述第四电源信号端的信号将所述第四电源信号端的信号传输到所述第二下拉节点和第二下拉控制节点。

本发明的一种示例性实施例中，所述第一开关单元包括第一晶体管，所述第一晶体管的第一端连接所述第一直流电源信号端，第二端连接所述第一节点，控制端连接所述第一直流电源信号端；所述第二开关单元包括第二晶体管，所述第二晶体管的第一端连接所述第二直流电源信号端，第二端连接所述第一节点，控制端连接所述第一信号输出端；

所述第三开关单元包括第三晶体管，所述第三晶体管的第一端连接所述第二直流电源信号端，第二端连接所述第二信号输出端，控制端连接所述第一节点；所述第四开关单元包括第四晶体管，所述第四晶体管的第一端连接所述第一直流电源信号端，第二端连接所述第二信号输出端，控制端连接所述第一直流电源信号端；所述第五开关单元包括第五晶体管，所述第五晶体管的第一端连接所述第二直流电源信号端，第二端连接第二信号输出端，控制端连接所述下拉节点。

本发明的一种示例性实施例中，所述输入电路包括第六晶体管，第六晶体管的第一端连接所述输入信号端，第二端连接所述上拉节点，控制端连接所述输入信号端；所述输出电路包括第七晶体管和电容，第七晶体管的第一端连接所述时钟信号端，第二端连接所述第一信号输出端，控制端连接所述上拉节点；电容连接于所述上拉节点与所述第一信号输出端之间。

本发明的一种示例性实施例中，所述第一下拉控制电路包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管，第八晶体管的第一端连接所述第三电源信号端，控制端连接所述第三电源信号端，第二端连接所述第一下拉控制节点；第九晶体管的第一端连接所述第三电源信号端，控制端连接所述第一下拉控制节点，第二端连接所述第一下拉节点；第十晶体管的第一端连接所述第一下拉控制节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点；第十一晶体管的第一端连接所述第一下拉节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点；

所述第二下拉控制电路包括第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管，第十二晶体管的第一端连接所述第四电源信号端，第二端连接所述第二下拉控制节点，控制端连接所述第四电源信号端；第十三晶体管的第一端连接所述第四电源信号端，第二端连接所述第二下拉节点，控制端连接所述第二下拉控制节点；第十四晶体管的第一端连接所述第一下拉控制节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点；第十五晶体管的第一端连接所述第二下拉节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点。

本发明的一种示例性实施例中，所述第一下拉电路包括：第十六晶体管、第十七晶体管，第十六晶体管的第一端连接所述第五电源信号端，第二端连接所述上拉节点，控制端连接所述第一下拉节点；第十七晶体管的第一端连接所述第五电源信号端，第二端连接所述第一信号输出端，控制端连接所述第一下拉节点；所述第二下拉电路包括第十八晶体管、第十九晶体管，第十八晶体管的第一端连接所述第五电源信号端，第二端连接所述上拉节点，控制端连接所述第二下拉节点；第十九晶体管的第一端连接所述第五电源信号端，第二端连接所述第一信号输出端，控制端连接所述第二下拉节点；所述复位电路包括第二十晶体管，第二十晶体管的第一端连接所述第五电源信号端，第二端连接所述上拉节点，控制端连接所述复位信号端。

根据本发明的一个方面，提供一种栅极驱动电路，该栅极驱动电路包括上述的移位寄存器单元。

根据本发明的一个方面，提供一种显示装置，该显示装置包括上述的栅极驱动电路。

本公开提供一种移位寄存器单元、栅极驱动电路、显示装置，所述移位寄存器单元包括第一信号输出端，该移位寄存器单元还包括：第一开关单元、第二开关单元、第三开关单元、第四开关单元。第一开关单元，连接第一直流电源信号端、第一节点，用于响应所述第一直流电源信号端的信号将所述第一直流电源信号端的信号传输到所述第一节点；第二开关单元，连接第二直流电源信号端、所述第一信号输出端、第一节点，用于响应所述第一信号输出端的信号所述第二直流电源信号端的信号传输到所述第一节点；第三开关单元，连接所述第一节点、所述第二直流电源信号端、第二信号输出端，用于响应所述第一节点的信号将所述第二直流电源信号端的信号传输到所述第二信号输出端；第四开关单元，连接所述第一直流电源信号端、所述第二信号输出端，用于响应所述第一直流电源信号端的信号将所述第一直流电源信号端的信号传输到所述第二信号输出端。一方面，本公开以第一信号输出端的信号作为第二开关单元的控制信号，由于第二开关单元的导通电位较低，在第一信号输出端的信号还处于上升沿和下降沿阶段，第二开关单元已经导通，进而可以利用第一直流电源信号端的信号重新向第二信号输出端发送栅极驱动信号，以降低了栅极驱动信号上升沿和下降呀的宽度；另一方面，当第一信号输出端输出无效电平信号时，第三开关单元在第一直流电源信号端的信号导通，以使第二信号输出端与第二直流电源信号端连通，从而避免第一直流电源信号端向第二信号输出端的漏电流影响第二信号输出端电位。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种移位寄存器单元的结构示意图；

图2为本公开移位寄存器单元一种示例性实施例的结构示意图；

图3为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图4为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图5为图4中各个节点的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为相关技术中一种移位寄存器单元的结构示意图。该移位寄存器单元中，时钟信号端CLK的信号为时钟脉冲信号，当输出端OUT需要输出有效驱动信号时，时钟信号端CKL输出有效电平的脉冲信号。然而，由于时钟信号端CLK的信号自身就具有上升沿和下降沿，从而导致该输出端OUT输出的栅极驱动信号的上升沿和下降沿较长。

基于此，本公开提供一种移位寄存器单元，如图2所示，为本公开移位寄存器单元一种示例性实施例的结构示意图，所述移位寄存器单元包括第一信号输出端OUT1，该移位寄存器单元还包括：第一开关单元1、第二开关单元2、第三开关单元3、第四开关单元4。第一开关单元1，连接第一直流电源信号端VGH、第一节点N1，用于响应所述第一直流电源信号端VGH的信号将所述第一直流电源信号端VGH的信号传输到所述第一节点N1；第二开关单元2，连接第二直流电源信号端VGL、所述第一信号输出端OUT1、第一节点N1，用于响应所述第一信号输出端OUT1的信号所述第二直流电源信号端VGL的信号传输到所述第一节点N1；第三开关单元3，连接所述第一节点N1、所述第二直流电源信号端VGL、第二信号输出端OUT2，用于响应所述第一节点N1的信号将所述第二直流电源信号端VGL的信号传输到所述第二信号输出端OUT2；第四开关单元4，连接所述第一直流电源信号端VGH、所述第二信号输出端OUT2，用于响应所述第一直流电源信号端VGH的信号将所述第一直流电源信号端VGH的信号传输到所述第二信号输出端OUT2。

如图2所示，第一直流电源信号端的信号为有效电平信号，第二直流电源信号端的信号为无效电平信号。当第一信号输出端OUT1输出有效电平信号时，第二开关单元导通，以将第二直流电源信号端的无效电平信号传输到第一节点N1，此时，第四开关单元4在第一直流电源信号端有效电平信号的作用下导通，以将第一直流电源信号端有效电平信号传输到第二信号输出端OUT2。当第一信号输出端OUT1输出无效电平信号时，第二开关单元关断，第一开关单元在第一直流电源信号端有效电平信号作用下导通，以将第一直流电源信号端的有效电平信号传输到第一节点N1，第三开关单元3在第一节点N1有效电平信号作用下导通，以将第二直流电源信号端的无效电平信号传输到第二信号输出端OUT2。

一方面，本公开以第一信号输出端的信号作为第二开关单元的控制信号，由于第二开关单元的导通电位较低，在第一信号输出端的信号还处于上升沿和下降沿阶段，第二开关单元已经导通，进而可以利用第一直流电源信号端的信号重新向第二信号输出端发送栅极驱动信号，以降低了栅极驱动信号上升沿和下降呀的宽度；另一方面，当第一信号输出端输出无效电平信号时，第三开关单元在第一直流电源信号端的信号导通，以使第二信号输出端与第二直流电源信号端连通，从而避免第一直流电源信号端向第二信号输出端的漏电流影响第二信号输出端的电位。

其中，第一到第四开关单元可以为开关晶体管，当有效电平为高电平时，第一到第四开关单元可以为N型晶体管；当有效电平为低电平时，第一到第四开关单元可以为P型晶体管。

本示例性实施例中，如图3所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图，所述移位寄存器单元还包括下拉节点PD，所述移位寄存器单元还包括第五开关单元5，第五开关单元连接所述第二直流电源信号端VGL、所述第二信号输出端OUT2、下拉节点PD，用于响应所述下拉节点PD的信号将所述第二直流电源信号端VGL的信号传输到所述第二信号输出端OUT2。其中，当移位寄存器单元的下拉节点PD输出有效电平时，第一信号输出端OUT1应该输出无效电平。通过设置第五开关单元5可以避免第二信号输出端OUT2异常地输出有效电平信号。

本示例性实施例中，如图4所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图，所述下拉节点可以包括第一下拉节点PD1和第二下拉节点PD2，所述移位寄存器单元还可以包括：输入电路6、输出电路7、下拉控制电路、第一下拉电路91、第二下拉电路92、复位电路10。输入电路6，连接输入信号端STV、上拉节点PU，用于响应所述输入信号端STV的信号将所述输入信号端STV的信号传输到所述上拉节点PU；输出电路7，连接时钟信号端CLK、所述第一信号输出端OUT1、所述上拉节点PU，用于响应所述上拉节点PU的信号将所述时钟信号端CLK的信号传输到所述第一信号输出端OUT1；下拉控制电路，连接第三电源信号端VDD2、第四电源信号端VDD1、第五电源信号端VSS上拉节点PU、所述第一下拉节点PD1、所述第二下拉节点PD2，用于响应所述上拉节点PU的信号将所述第五电源信号端VSS的信号传输到所述第一下拉节点PD1和第二下拉节点PD2，以及用于交替响应所述第三电源信号端VDD2、第四电源信号端VDD1的信号，将所述第三电源信号端VDD2的信号传输到所述第一下拉节点PD1，将所述第四电源信号端VDD1的信号传输到所述第二下拉节点PD2；第一下拉电路91，连接所述第一下拉节点PD1、第五电源信号端VSS、第一信号输出端OUT1、上拉节点PU，用于响应所述第一下拉节点PD1的信号将所述第五电源信号端VSS的信号传输到所述上拉节点PU、第一信号输出端OUT1；第二下拉电路92，连接所述第二下拉节点PD2、第五电源信号端VSS、第一信号输出端OUT1、上拉节点PU，用于响应所述第二下拉节点PD2的信号将所述第五电源信号端VSS的信号传输到所述上拉节点PU、第一信号输出端OUT1；复位电路10，连接复位信号端REST、所述上拉节点PU、第五电源信号端VSS，用于响应所述复位信号端REST的信号将所述第五电源信号端VSS的信号传输到所述上拉节点PU；其中，所述第五开关单元的控制端连接所述第一下拉节点PD1或者所述第二下拉节点PD2。

其中，第五电源信号端VSS的信号为无效电平信号，三电源信号端VDD2、第四电源信号端VDD1的信号交替为有效电平信号，该设置可以避免下拉控制电路、下拉电路中晶体管阈值漂移的技术问题。

本示例性实施例中，所述下拉控制电路可以包括第一下拉控制电路81和第二下拉控制电路82，第一下拉控制电路，连接所述第三电源信号端VDD2、第五电源信号端VSS、第一下拉控制节点PD-CN1、第一下拉节点PD1、上拉节点PU，用于响应所述上拉节点PU的信号将所述第五电源信号端VSS的信号传输到所述第一下拉节点PD1和所述第一下拉控制节点PD-CN1，以及用于响应所述第三电源信号端VDD2的信号将所述第三电源信号端VDD2的信号传输到所述第一下拉节点PD1和第一下拉控制节点PD-CN1；第二下拉控制电路82，连接所述第四电源信号端VDD1、第五电源信号端VSS、第二下拉控制节点PD-CN2、第二下拉节点PD2、上拉节点PU，用于响应所述上拉节点PU的信号将所述第五电源信号端VSS的信号传输到所述第二下拉节点PD2和所述第二下拉控制节点PD-CN2，以及用于响应所述第四电源信号端VDD1的信号将所述第四电源信号端VDD1的信号传输到所述第二下拉节点PD2和第二下拉控制节点PD-CN2。

本示例性实施例中，如图4所示，所述第一开关单元1可以包括第一晶体管T1，所述第一晶体管T1的第一端连接所述第一直流电源信号端VGH，第二端连接所述第一节点N1，控制端连接所述第一直流电源信号端VGH；所述第二开关单元2可以包括第二晶体管T2，所述第二晶体管T2的第一端连接所述第二直流电源信号端VGL，第二端连接所述第一节点N1，控制端连接所述第一信号输出端OUT1；所述第三开关单元3可以包括第三晶体管T3，所述第三晶体管T3的第一端连接所述第二直流电源信号端VGL，第二端连接所述第二信号输出端OUT2，控制端连接所述第一节点N1；所述第四开关单元4可以包括第四晶体管T4，所述第四晶体管T4的第一端连接所述第一直流电源信号端VGH，第二端连接所述第二信号输出端OUT2，控制端连接所述第一直流电源信号端；所述第五开关单元5可以包括第五晶体管T5，所述第五晶体管T5的第一端连接所述第二直流电源信号端VGL，第二端连接第二信号输出端OUT2，控制端连接所述下拉节点。

本发明的一种示例性实施例中，所述输入电路6可以包括第六晶体管T6，第六晶体管T6的第一端连接所述输入信号端STV，第二端连接所述上拉节点PU，控制端连接所述输入信号端STV；所述输出电路7可以包括第七晶体管T7和电容C，第七晶体管T7的第一端连接所述时钟信号端CLK，第二端连接所述第一信号输出端OUT1，控制端连接所述上拉节点PU；电容C连接于所述上拉节点PU与所述第一信号输出端OUT1之间。

本示例性实施例中，所述第一下拉控制电路81可以包括第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11，第八晶体管T8的第一端连接所述第三电源信号端VDD2，控制端连接所述第三电源信号端VDD2，第二端连接所述第一下拉控制节点PD-CN1；第九晶体管T9的第一端连接所述第三电源信号端VDD2，控制端连接所述第一下拉控制节点PD-CN1，第二端连接所述第一下拉节点PD1；第十晶体管T10的第一端连接所述第一下拉控制节点PD-CN1，第二端连接所述第五电源信号端VSS，控制端连接所述上拉节点PU；第十一晶体管T11的第一端连接所述第一下拉节点PD1，第二端连接所述第五电源信号端VSS，控制端连接所述上拉节点PU；

所述第二下拉控制电路82可以包括第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15，第十二晶体管T12的第一端连接所述第四电源信号端VDD1，第二端连接所述第二下拉控制节点PD-CN2，控制端连接所述第四电源信号端VDD1；第十三晶体管T13的第一端连接所述第四电源信号端VDD1，第二端连接所述第二下拉节点PD2，控制端连接所述第二下拉控制节点PD-CN2；第十四晶体管T14的第一端连接所述第一下拉控制节点PD-CN1，第二端连接所述第五电源信号端VSS，控制端连接所述上拉节点PU；第十五晶体管T15的第一端连接所述第二下拉节点PD2，第二端连接所述第五电源信号端VSS，控制端连接所述上拉节点PU。

本示例性实施例中，所述第一下拉电路91可以包括：第十六晶体管T16、第十七晶体管T17，第十六晶体管T16的第一端连接所述第五电源信号端VSS，第二端连接所述上拉节点PU，控制端连接所述第一下拉节点PD1；第十七晶体管T17的第一端连接所述第五电源信号端VSS，第二端连接所述第一信号输出端OUT1，控制端连接所述第一下拉节点PD1；所述第二下拉电路92可以包括第十八晶体管T18、第十九晶体管T19，第十八晶体管T18的第一端连接所述第五电源信号端VSS，第二端连接所述上拉节点PU，控制端连接所述第二下拉节点PD2；第十九晶体管T19的第一端连接所述第五电源信号端VSS，第二端连接所述第一信号输出端OUT1，控制端连接所述第二下拉节点PD2；所述复位电路10可以包括第二十晶体管T20，第二十晶体管T20的第一端连接所述第五电源信号端VSS，第二端连接所述上拉节点PU，控制端连接所述复位信号端REST。

如图5所示，为图4中各个节点的时序图。从图5可以看出，第一信号输出端OUT1输出的栅极驱动信号的上升沿和下降沿明显比第二信号输出端OUT2输出的栅极驱动信号宽。

应该理解的是，在其他示例性实施例中，该移位寄存器单元用于向第一信号输出端OUT生成栅极驱动信号的结构还有更多的选择方式，这些都属于本公开的保护范围。

本示例性实施例还提供一种栅极驱动电路，该栅极驱动电路包括上述的移位寄存器单元。

该栅极驱动电路与上述的移位寄存器单元具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。

本示例性实施例还提供一种显示装置，该显示装置包括上述的栅极驱动电路。

该显示装置与上述的栅极驱动电路具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种移位寄存器单元，所述移位寄存器单元包括第一信号输出端，其特征在于，还包括：

第一开关单元，连接第一直流电源信号端、第一节点，用于响应所述第一直流电源信号端的信号将所述第一直流电源信号端的信号传输到所述第一节点；

第二开关单元，连接第二直流电源信号端、所述第一信号输出端、第一节点，用于响应所述第一信号输出端的信号所述第二直流电源信号端的信号传输到所述第一节点；

第三开关单元，连接所述第一节点、所述第二直流电源信号端、第二信号输出端，用于响应所述第一节点的信号将所述第二直流电源信号端的信号传输到所述第二信号输出端；

第四开关单元，连接所述第一直流电源信号端、所述第二信号输出端，用于响应所述第一直流电源信号端的信号将所述第一直流电源信号端的信号传输到所述第二信号输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括下拉节点，所述移位寄存器单元还包括：

第五开关单元，连接所述第二直流电源信号端、所述第二信号输出端、下拉节点，用于响应所述下拉节点的信号将所述第二直流电源信号端的信号传输到所述第二信号输出端。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉节点包括第一下拉节点和第二下拉节点，所述移位寄存器单元还包括：

输入电路，连接输入信号端、上拉节点，用于响应所述输入信号端的信号将所述输入信号端的信号传输到所述上拉节点；

输出电路，连接时钟信号端、所述第一信号输出端、所述上拉节点，用于响应所述上拉节点的信号将所述时钟信号端的信号传输到所述第一信号输出端；

下拉控制电路，连接第三电源信号端、第四电源信号端、第五电源信号端上拉节点、所述第一下拉节点、所述第二下拉节点，用于响应所述上拉节点的信号将所述第五电源信号端的信号传输到所述第一下拉节点和第二下拉节点，以及用于交替响应所述第三电源信号端、第四电源信号端的信号，将所述第三电源信号端的信号传输到所述第一下拉节点，将所述第四电源信号端的信号传输到所述第二下拉节点；

第一下拉电路，连接所述第一下拉节点、第五电源信号端、第一信号输出端、上拉节点，用于响应所述第一下拉节点的信号将所述第五电源信号端的信号传输到所述上拉节点、第一信号输出端；

第二下拉电路，连接所述第二下拉节点、第五电源信号端、第一信号输出端、上拉节点，用于响应所述第二下拉节点的信号将所述第五电源信号端的信号传输到所述上拉节点、第一信号输出端；

复位电路，连接复位信号端、所述上拉节点、第五电源信号端，用于响应所述复位信号端的信号将所述第五电源信号端的信号传输到所述上拉节点；

其中，所述第五开关单元的控制端连接所述第一下拉节点或者所述第二下拉节点。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制电路包括：

第一下拉控制电路，连接所述第三电源信号端、第五电源信号端、第一下拉控制节点、第一下拉节点、上拉节点，用于响应所述上拉节点的信号将所述第五电源信号端的信号传输到所述第一下拉节点和所述第一下拉控制节点，以及用于响应所述第三电源信号端的信号将所述第三电源信号端的信号传输到所述第一下拉节点和第一下拉控制节点；

第二下拉控制电路，连接所述第四电源信号端、第五电源信号端、第二下拉控制节点、第二下拉节点、上拉节点，用于响应所述上拉节点的信号将所述第五电源信号端的信号传输到所述第二下拉节点和所述第二下拉控制节点，以及用于响应所述第四电源信号端的信号将所述第四电源信号端的信号传输到所述第二下拉节点和第二下拉控制节点。

5.根据权利要求2所述的移位寄存器单元，其特征在于，

所述第一开关单元包括第一晶体管，所述第一晶体管的第一端连接所述第一直流电源信号端，第二端连接所述第一节点，控制端连接所述第一直流电源信号端；

所述第二开关单元包括第二晶体管，所述第二晶体管的第一端连接所述第二直流电源信号端，第二端连接所述第一节点，控制端连接所述第一信号输出端；

所述第三开关单元包括第三晶体管，所述第三晶体管的第一端连接所述第二直流电源信号端，第二端连接所述第二信号输出端，控制端连接所述第一节点；

所述第四开关单元包括第四晶体管，所述第四晶体管的第一端连接所述第一直流电源信号端，第二端连接所述第二信号输出端，控制端连接所述第一直流电源信号端；

所述第五开关单元包括第五晶体管，所述第五晶体管的第一端连接所述第二直流电源信号端，第二端连接第二信号输出端，控制端连接所述下拉节点。

6.根据权利要求3所述的移位寄存器单元，其特征在于，所述输入电路包括：

第六晶体管，第一端连接所述输入信号端，第二端连接所述上拉节点，控制端连接所述输入信号端；

所述输出电路包括：

第七晶体管，第一端连接所述时钟信号端，第二端连接所述第一信号输出端，控制端连接所述上拉节点；

电容，连接于所述上拉节点与所述第一信号输出端之间。

7.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一下拉控制电路包括：

第八晶体管，第一端连接所述第三电源信号端，控制端连接所述第三电源信号端，第二端连接所述第一下拉控制节点；

第九晶体管，第一端连接所述第三电源信号端，控制端连接所述第一下拉控制节点，第二端连接所述第一下拉节点；

第十晶体管，第一端连接所述第一下拉控制节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点；

第十一晶体管，第一端连接所述第一下拉节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点；

所述第二下拉控制电路包括：

第十二晶体管，第一端连接所述第四电源信号端，第二端连接所述第二下拉控制节点，控制端连接所述第四电源信号端；

第十三晶体管，第一端连接所述第四电源信号端，第二端连接所述第二下拉节点，控制端连接所述第二下拉控制节点；

第十四晶体管，第一端连接所述第一下拉控制节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点；

第十五晶体管，第一端连接所述第二下拉节点，第二端连接所述第五电源信号端，控制端连接所述上拉节点。

8.根据权利要求3所述的移位寄存器单元，其特征在于，

所述第一下拉电路包括：

第十六晶体管，第一端连接所述第五电源信号端，第二端连接所述上拉节点，控制端连接所述第一下拉节点；

第十七晶体管，第一端连接所述第五电源信号端，第二端连接所述第一信号输出端，控制端连接所述第一下拉节点；

所述第二下拉电路包括：

第十八晶体管，第一端连接所述第五电源信号端，第二端连接所述上拉节点，控制端连接所述第二下拉节点；

第十九晶体管，第一端连接所述第五电源信号端，第二端连接所述第一信号输出端，控制端连接所述第二下拉节点；

所述复位电路包括：

第二十晶体管，第一端连接所述第五电源信号端，第二端连接所述上拉节点，控制端连接所述复位信号端。

9.一种栅极驱动电路，其特征在于，包括权利要求1-8任一项所述的移位寄存器单元。

10.一种显示装置，其特征在于，包括权利要求9所述的栅极驱动电路。