CN209896070U - 整流二极管芯片 - Google Patents

整流二极管芯片 Download PDF

Info

Publication number
CN209896070U
CN209896070U CN201920259427.1U CN201920259427U CN209896070U CN 209896070 U CN209896070 U CN 209896070U CN 201920259427 U CN201920259427 U CN 201920259427U CN 209896070 U CN209896070 U CN 209896070U
Authority
CN
China
Prior art keywords
type
region
diode chip
base region
long base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201920259427.1U
Other languages
English (en)
Inventor
王民安
马霖
王日新
郑春鸣
全美淑
谢富强
王志亮
董蕊
岳春艳
戴永霞
倪小兰
汪杏娟
胡丽娟
黄永辉
项建辉
陈明
曹红军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huangshan core Microelectronics Co., Ltd
Original Assignee
HUANGSHAN ELECTRIC APPLIANCE CO Ltd QIMEN COUNTY ANHUI PROV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HUANGSHAN ELECTRIC APPLIANCE CO Ltd QIMEN COUNTY ANHUI PROV filed Critical HUANGSHAN ELECTRIC APPLIANCE CO Ltd QIMEN COUNTY ANHUI PROV
Priority to CN201920259427.1U priority Critical patent/CN209896070U/zh
Application granted granted Critical
Publication of CN209896070U publication Critical patent/CN209896070U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Thyristors (AREA)

Abstract

本实用新型公开了一种整流二极管芯片,包括长基区N,设置在长基区N上表面的掺浓磷扩散层N+,设置在长基区N下表面的阳极区P,还设置有电压槽,所述电压槽从掺浓磷扩散层N+的上表面向下延伸;其特征在于:在长基区N上局部设置有P型凸台,该P型凸台与阳极区P连通成一体,所述P型凸台位于电压槽的下方,电压槽的底部部分位于长基区N上,部分位于P型凸台上。本实用新型通过P型隔离层和P+阻挡层能够有效降低器件工作时的功耗,提高产品合格率,可广泛应用于二极管芯片领域。

Description

整流二极管芯片
技术领域
本实用新型涉及半导体功率器件领域,尤其是涉及一种整流二极管芯片。
背景技术
目前流行的正方形、长方形整流二极管芯片均从阳极面(P)开电压槽,电压槽内填有玻璃粉然后烧结成型,该结构芯片不足之处在于芯片阳极面朝下与散热板焊接时,因开槽后阳极面变小,阳极面的导热面积缩小,通电流后产生的热量散热慢,易造成热击穿(如图1所示)。而阳极朝下,且在阴极面开电压槽的结构(如图2),虽然阳极面面积较阴极面大,与散热片焊接后通电时利于热传导,但由于电压槽必须从N+(阴极面)刻蚀过P层,刻蚀后电压槽距阳极面仅有50um左右,由于硅材料机械强度不够,晶圆划片分离后,单个芯片边缘薄,在后道工序操作中容易崩边损伤,造成芯片的耐压软击穿,产品合格率低。传统整流二极管芯片为了提高器件的耐压,一般阳极区P扩散比较深,造成结压降偏大,引起器件功耗增大。
实用新型内容
为克服上述技术问题,本实用新型提供一种低功耗的二极管芯片结构。
本实用新型解决其技术问题所采用的技术方案是:一种整流二极管芯片,包括长基区N,设置在长基区N上表面的掺浓磷扩散层N+,设置在长基区N 下表面的阳极区P,还设置有电压槽,所述电压槽从掺浓磷扩散层N+的上表面向下延伸;在长基区N上局部设置有扩散形成的P型凸台,该P型凸台与阳极区P连通成一体,所述P型凸台位于电压槽的下方,电压槽的底部部分位于长基区N上,部分位于P型凸台上。
为减少P型凸台的宽度,所述P型凸台包括与长基区N相邻的P型区域及位于P型区域外侧的P+型缓冲阻挡层。
优选的,所述电压槽位于二极管芯片的四周且为单边槽结构,所述P型凸台沿晶闸管芯片的四周设置一圈。
为方便扩散形成P型凸台,所述P型凸台的下方设置有至少一圈盲孔或刻蚀槽,盲孔或刻蚀槽的深度与P型凸台的高度相适配。
为方便扩散形成P型区域和P+型缓冲阻挡层,所述P型区域的下方设置有第一盲孔或第一刻蚀槽,所述P+型缓冲阻挡层的下方设置有第二盲孔或第二刻蚀槽,所述第二盲孔或第二刻蚀槽的深度大于第一盲孔或第一刻蚀槽的深度。
进一步的,所述第一盲孔和第二盲孔为激光孔或刻蚀孔;所述第二盲孔或第二刻蚀槽设置在阳极区P内部或第二刻蚀槽设置在阳极区P的侧边缘上,相邻两晶闸管芯片共用一个第二刻蚀槽。
作为另一种技术方案,所述阳极区P的侧边缘设置有一圈至少有一级台阶的台阶凹槽。
进一步的,所述电压槽底的宽度与槽的边长之和大于N型基区的厚度,有利于耗尽层的展宽。
本实用新型的有益效果:本实用新型通过在长基区N上局部设有扩散形成的P型凸台,该P型凸台与阳极区P连通成一体,从而局部增加阳极区P 的厚度,使电压槽底部到阳极区P表面的厚度增高,在后道工序操作中不容易崩边损伤,提高芯片的合格率;此外,同现有技术相比,该结构增大了阳极和阴极的有效面积,提高了电特性,减少了制造成本。所述P型凸台采用激光打孔或刻蚀的方式获得盲孔,方法简单,易于实现。所述电压槽的底部部分位于长基区N上,部分位于P型凸台上,在保证耐压的前提下,能够最大限度的减小P型凸台的宽度,增大N型基区的宽度,从而增大了阴极的有效面积,提高了电流的输出量,降低了器件的压降,减小了器件的功耗。
当P型凸台只有P型区域的时候,P型区域的宽度在满足空间电荷区展宽的前提下,为减小划片后断面处产生的漏电流和功耗,需要增加P型区域的宽度,但P型区域宽度增加会减少阴极的有效通电面积,使芯片的通态压降增大,功耗增加。因此,在P型区域的宽度满足空间电荷区展宽的前提下,增加P+型缓冲阻挡层,由于P+型缓冲阻挡层浓度高,可以阻挡空间电荷区向外侧继续展宽,可以有效减小P型区域的宽度,从而进一步减小P型凸台的宽度;因为P+型缓冲阻挡层不在空间电荷区展宽范围内,在P+型缓冲阻挡层划片后,不会产生漏电流使芯片电特性下降。由于增加了P+型缓冲阻挡层,使P型凸台的宽度减小,在阳极面积不变的前提下,增大了阴极的有效通电面积,从而降低了芯片的通态压降,减少了功耗,提高了芯片合格率和电特性的稳定性。
以下将结合附图和实施例,对本实用新型进行较为详细的说明。
附图说明
图1为现有整流二极管芯片从阳极面(P)开电压槽的结构示意图。
图2为现有整流二极管芯片从阴极面(N+)开电压槽的结构示意图。
图3为本实用新型二极管芯片的剖视图一。
图4为本实用新型二极管芯片的剖视图二。
图5本实用新型二极管芯片的剖视图三。
图6本实用新型二极管芯片的剖视图四。
图7本实用新型二极管芯片的剖视图五。
图8本实用新型二极管芯片的剖视图六。
具体实施方式
实施:1:如图3所示,一种整流二极管芯片,包括长基区N,设置在长基区N上表面的掺浓磷扩散层N+,设置在长基区N下表面的阳极区P,在长基区N上局部设有P型杂质扩散形成的P型凸台3,该P型凸台3与阳极区P 连通成一体。所述掺浓磷扩散层N+向下延伸设有电压槽1,所述P型凸台3 位于电压槽1的下方,电压槽1的底部部分位于长基区N上,部分位于P型凸台上。所述电压槽1位于二极管芯片的四周,为单边槽结构。所述电压槽1 上覆盖有玻璃钝化层2。所述电压槽1底部的宽度a与电压槽的边长L之和大于N型基区的厚度H,有利于耗尽层的展宽,提高二极管芯片的耐压。
所述二极管芯片的四周设置有一圈P型凸台3,使得整个电压槽1的底部均可以与P型凸台3接触。
所述P型凸台3的下方设置有至少一圈盲孔4或刻蚀槽5,盲孔4或刻蚀槽5的深度与P型凸台3的高度相适配。P型杂质经过盲孔4或刻蚀槽5扩散后形成如图3所示的P型凸台3。所述P型凸台3的高度优选大于50um,盲孔4的直径或刻蚀槽5的宽度为60~100um,同一圈中相邻两盲孔4的距离为40~120um。所述盲孔4通过激光打孔或者刻蚀的方法获得。当一圈盲孔4 或刻蚀槽5所获得的P型凸台3宽度不能满足电场的展宽时,还可以设置两圈或是更多圈的盲孔4或刻蚀槽5,以增加P型凸台3的宽度,所述相邻两圈盲孔4或刻蚀槽5间的距离优选60~160um。所述盲孔4或刻蚀槽5设置在阳极区P内部,如图3所示;或刻蚀槽5设置在阳极区P的侧边缘上,如图 4所示,相邻两二极管芯片共用一个刻蚀槽5,使得划片后在单个二极管芯片的侧边缘形成单边槽结构。
实施例2:如图5至7所示,一种整流二级芯片结构,包括长基区N,设置在长基区N上表面的掺浓磷扩散层N+,设置在长基区N下表面的阳极区P,在长基区N上局部设有扩散形成的P型凸台3,该P型凸台3与阳极区P连通成一体。所述掺浓磷扩散层N+向下延伸设有电压槽1,所述P型凸台3位于电压槽1的下方,电压槽1的底部部分位于长基区N上,部分位于P型凸台3上。所述P型凸台3包括与长基区N相邻的P型区域301及位于P型区域301外侧的P+型缓冲阻挡层302。P型区域301和P+型缓冲阻挡层302由 P型杂质扩散形成,为形成具有P型区域301和P+型缓冲阻挡层302的P型凸台3,所述P型区域301的下方设置有第一盲孔9或第一刻蚀槽10,所述 P+型缓冲阻挡层302的下方设置有第二盲孔11或第二刻蚀槽12,所述第二盲孔11或第二刻蚀槽12的深度大于第一盲孔9或第一刻蚀槽10的深度,P型杂质经过第一盲孔9或第一刻蚀槽10和第二盲孔11或第二刻蚀槽12扩散后形成如图7所示的P型掺杂区域。因此,在同一平面上,通过第二盲孔11或第二刻蚀槽12扩散的P型杂质浓度大于通过第一盲孔9或第一刻蚀槽10扩散的P型杂质浓度。电压槽刻蚀时,电压槽刻蚀到第一盲孔9或第一刻蚀槽 10上方的低浓度P型杂质区和第二盲孔11或第二刻蚀槽12上方的高浓度P+ 区域,从而形成具有P型区域301和P+型缓冲阻挡层302的P型凸台3。所述第二盲孔11或第二刻蚀槽12可以设置在阳极区P内部,如图5所示;第二刻蚀槽12也可以设置在阳极区P的侧边缘上,如图6所示,相邻两二极管芯片共用一个第二刻蚀槽12,使得划片后在单个二极管芯片的侧边缘形成单边槽结构。此外,所述的第一盲孔9或第一刻蚀槽10可以设置多圈,所述第二盲孔11或第二刻蚀槽12也可以设置多圈,只要在第一盲孔9或第一刻蚀槽10和第二盲孔11或第二刻蚀槽12上方的长基区N上局部形成具有P型区域和P+型缓冲阻挡层的P型凸台均落入本实用新型的保护范围。其他同实施例1。
由于增加了P+型缓冲阻挡层,使P型凸台的宽度减小,在阳极面积不变的前提下,增大了阴极和阳极的有效通电面积,从而降低了芯片的通态压降,减少了功耗。
实施例3:作为P型区域301和P+型缓冲阻挡层302的另一种形成结构,所述阳极区P的侧边缘设置有一圈至少有一级台阶的台阶凹槽13,优选的,台阶凹槽13设置有两级台阶结构,如图8所示,台阶凹槽13包括一级台阶 131和二台阶132,一级台阶131的深度h1为50~80um,二级台阶132的深度h2为30~50um,一级台阶131的宽度L1为100~200um,二级台阶132的宽度L2为50~100um。在实际生产中,相邻两芯片共用一个凹槽,凹槽对称设计,划片后形成如图8所示的单边台阶凹槽13结构。台阶凹槽13处经P 型杂质扩散后,在长基区N上形成台阶式P型凸台,在同一高度上,一级台阶上方的P型杂质浓度低于二级台阶上方的P型杂质浓度,刻蚀电压槽时,电压槽刻蚀到一级台阶上方的低浓度P型杂质区域和二级台阶上方的高浓度 P+杂质区域,从而形成具有P型区域301和P+型缓冲阻挡层302的P型凸台 3。所述台阶凹槽13还可以设置多级台阶结构,只要该台阶凹槽13能够在长基区N上局部形成具有P型区域和P+型缓冲阻挡层的P型凸台均落入本实用新型的保护范围。其他同实施例2。

Claims (7)

1.一种整流二极管芯片,包括长基区N,设置在长基区N上表面的掺浓磷扩散层N+,设置在长基区N下表面的阳极区P,还设置有电压槽,所述电压槽从掺浓磷扩散层N+的上表面向下延伸;其特征在于:在长基区N上局部设置有P型凸台,该P型凸台与阳极区P连通成一体,所述P型凸台位于电压槽的下方,电压槽的底部部分位于长基区N上,部分位于P型凸台上;
所述P型凸台包括与长基区N相邻的P型区域及位于P型区域外侧的P+型缓冲阻挡层。
2.如权利要求1所述的整流二极管芯片,其特征在于:所述电压槽位于二极管芯片的四周且为单边槽结构,所述P型凸台沿晶闸管芯片的四周设置一圈。
3.如权利要求1所述的整流二极管芯片,其特征在于:所述P型凸台的下方设置有至少一圈盲孔或刻蚀槽,盲孔或刻蚀槽的深度与P型凸台的高度相适配。
4.如权利要求1所述的整流二极管芯片,其特征在于:所述P型区域的下方设置有第一盲孔或第一刻蚀槽,所述P+型缓冲阻挡层的下方设置有第二盲孔或第二刻蚀槽,所述第二盲孔或第二刻蚀槽的深度大于第一盲孔或第一刻蚀槽的深度。
5.如权利要求1所述的整流二极管芯片,其特征在于:所述阳极区P的侧边缘设置有一圈至少有一级台阶的台阶凹槽。
6.如权利要求4所述的整流二极管芯片,其特征在于:所述第一盲孔和第二盲孔为激光孔或刻蚀孔;所述第二盲孔或第二刻蚀槽设置在阳极区P内部或第二刻蚀槽设置在阳极区P的侧边缘上,相邻两晶闸管芯片共用一个第二刻蚀槽。
7.如权利要求2至6任意一项所述的整流二极管芯片,其特征在于:所述电压槽底的宽度与槽的边长之和大于N型基区的厚度。
CN201920259427.1U 2019-02-28 2019-02-28 整流二极管芯片 Active CN209896070U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920259427.1U CN209896070U (zh) 2019-02-28 2019-02-28 整流二极管芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920259427.1U CN209896070U (zh) 2019-02-28 2019-02-28 整流二极管芯片

Publications (1)

Publication Number Publication Date
CN209896070U true CN209896070U (zh) 2020-01-03

Family

ID=69016775

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920259427.1U Active CN209896070U (zh) 2019-02-28 2019-02-28 整流二极管芯片

Country Status (1)

Country Link
CN (1) CN209896070U (zh)

Similar Documents

Publication Publication Date Title
US20100155876A1 (en) Junction barrier Schottky (JBS) with floating islands
KR20130006136U (ko) 반도체 소자 트렌치 구조
KR200470298Y1 (ko) 쇼트키 다이오드의 종단 영역 트렌치 구조
CN209896070U (zh) 整流二极管芯片
CN103199119B (zh) 一种具有超结结构的沟槽肖特基半导体装置及其制备方法
CN209766423U (zh) 一种晶闸管芯片结终端结构
CN103545381B (zh) 一种水平结构沟槽肖特基半导体装置及其制备方法
KR20190085621A (ko) 고전압 파워 다이오드
JPH02281662A (ja) 半導体装置
CN107403844B (zh) 一种整流二极管芯片结构及其制备方法
CN113161238B (zh) 高温度特性门极灵敏型触发可控硅芯片的制作工艺
CN103247694A (zh) 一种沟槽肖特基半导体装置及其制备方法
CN107768250B (zh) 制备功率半导体器件的方法和功率半导体器件
CN115394853A (zh) 一种沟槽型碳化硅mosfet器件结构及其制备方法
CN212587512U (zh) 一种沟槽mosfet器件
CN108565293B (zh) 一种整流二极管芯片
JP2007115920A (ja) ダイオード内蔵パワースイッチングデバイスとその製造方法
CN208189598U (zh) 一种整流二极管芯片
CN206961835U (zh) 一种整流二极管芯片结构
CN109979990B (zh) 一种晶闸管芯片结终端结构
CN219917174U (zh) 一种适用于高压功率芯片的终端结构
CN207217532U (zh) 集成肖特基结的功率器件结构
CN218447922U (zh) 平面沟槽复合型功率mosfet器件
US20240072113A1 (en) Vertical semiconductor device and manufacturing method therefor
CN209471970U (zh) 一种低功耗的二极管芯片结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 245000 No. 449 Xinxing Road, Qimen County, Anhui, Huangshan City

Patentee after: Huangshan core Microelectronics Co., Ltd

Address before: 245600 No. 449 Xinxing Road, Qimen County, Anhui, Huangshan City

Patentee before: HUANGSHAN ELECTRIC APPLIANCE Co.,Ltd.

CP03 Change of name, title or address