CN209880580U - 一种芯片封装体及其电子设备 - Google Patents
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Abstract
本实用新型公开了一种芯片封装体，包括设置有单个或多个芯片的焊接体、包覆于单个或多个芯片外围的缓冲层、以及包覆于所述缓冲层外围的多层封装层，所述多层封装层至少有一层设置为保护层。通过缓冲层对芯片的包覆，能够减少因外部冲击力所造成的芯片损伤，之后再通过多层封装层的层层包覆，能够有效提升芯片封装体的强度，进而对芯片起到较好的保护。
Description
技术领域
本实用新型涉及芯片封装技术领域，尤其涉及一种芯片封装体及其电子设备。
背景技术
随着芯片封装技术的发展，为了满足客户日益严格的封装要求，以及多性能特征，大尺寸或多芯片封装越来越频繁。封装的要求如下：
1.封装密封性要求：防止灰尘和水汽与芯片接触，污染芯片，因此封装需要进行高温蒸煮试验；
2.结构强度要求：有一定的结构强度，来承受外部的撞击或者其他应力对芯片的冲击，比如在经过回流焊接时PCB发生热胀冷缩曲翘会对产品形成焊接应力，因此封装好的芯片需要一定的强度来抵御这种外部应力，避免内部芯片的损伤；
3.应力要求：封装胶体在高低温循环或冲击时，由于胶体与芯片的热膨胀系数不一样，在热胀冷缩时会破坏芯片，尤其在大尺寸芯片或多芯片封装中尤为明显。因此客户要求进行-55℃-150℃，1000cycles的高低温循环测试。(内部封装应力或热应力)
4.封装的散热问题。不同胶体的热导及热容比不一样，对芯片的吸热或散热的效果均不一样。
5.封装的绝缘性。
传统的通过环氧树脂胶饼注塑进行单层胶体封装越来越不能满足客户对性能的需求。环氧树脂胶饼质量的改善也难以满足上述要求，微小的性能改善，带来的环氧树脂的成本也越来越高。
因此急需通过结构设计的方式来改善满足以上高温蒸煮、强度以及高低温循环等要求。
实用新型内容
本实用新型的目的在于提供一种芯片封装体及其电子设备，该芯片封装体及其电子设备通过缓冲层及缓冲层外围多层封装层的层层包覆，有效提升了芯片封装体的性能及其可靠性；
为达此目的，本实用新型采用以下技术方案：
一种芯片封装体，包括设置有单个或多个芯片的焊接体、包覆于单个或多个芯片外围的缓冲层、以及包覆于所述缓冲层外围的多层封装层，所述多层封装层至少有一层设置为保护层。
其中，所述缓冲层设置为柔性胶层，所述保护层设置为硬质胶层。
其中，所述缓冲层设置为硅橡胶层。
其中，所述保护层设置为环氧树脂层。
其中，所述缓冲层设置为热传导缓冲层。
其中，所述多层封装层至少有一层设置为密封层。
其中，所述焊接体包括上支架、下支架、以及设置于所述上支架和下支架之间的芯片组件。
其中，所述芯片组件包括单个芯片或多个芯片。
其中，所述多个芯片从上到下依次叠加设置，相邻芯片之间通过电极电连接。
其中，所述上支架和所述下支架结构相同且均呈“Z”字型设置。
其中，所述上支架的上水平壁盖设于顶部芯片的上表面且与该顶部芯片电连接。
其中，一种芯片封装体，所述下支架的上水平壁支撑于底部芯片的下表面且与该底部芯片电连接。
其中，所述上支架的下水平壁和所述下支架的下水平壁构成该芯片封装结构的焊脚，所述焊脚外露于所述多层封装层的最外层。
其中，所述下支架呈板状设置，所述下支架的一端外延于于最外层的所述封装层。
一种电子设备，包括上述所述的芯片封装体。
本实用新型的有益效果：本实用新型提供了一种芯片封装体及其电子设备，包括设置有单个或多个芯片的焊接体、包覆于单个或多个芯片外围的缓冲层、以及包覆于所述缓冲层外围的多层封装层，所述多层封装层至少有一层设置为保护层。通过缓冲层对芯片的包覆，能够减少因外部冲击力所造成的芯片损伤，之后再通过多层封装层的层层包覆，能够有效提升芯片封装体的强度，进而对芯片起到较好的保护。
附图说明
图1是本实用新型多芯片封装体的分解图。
图2是本实用新型单芯片封装体的分解图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。
结合图1至图2所示，本实施例提供了一种芯片封装体，包括设置有多个芯片的焊接体1、包覆于多个芯片外围的缓冲层、以及包覆于所述缓冲层外围的多层封装层2，所述多层封装层2至少有一层设置为保护层。
具体的，本实施中，所述缓冲层设置为柔性胶层，所述保护层设置为硬质胶层。进一步的，所述缓冲层设置为硅橡胶层，所述保护层设置为环氧树脂层。
为了使得多个芯片的热量能够及时向外传递，所述缓冲层设置为热传导缓冲层，即具有一定热传导系数的缓冲层。
本实施例中，为了增加该芯片封装体的密封性，所述多层封装层2中有一层设置为密封层。
通过上述缓冲层、及多封装层中保护层及密封层的层层包覆，能够使得该芯片封装体具备较好的抗冲击性能，而且能够对内部芯片起到较好的保护作用。
进一步的，结合图1所示，本实施例中，所述焊接体1包括上支架11、下支架12、以及设置于所述上支架11和下支架12之间的芯片组件。所述芯片组件包括多个芯片，所述多个芯片从上到下依次叠加设置，相邻芯片之间通过电极电连接，所述上支架11呈“Z”字型设置，下支架12呈板状设置，所述上支架11的上水平壁盖设于顶部芯片的上表面且与该顶部芯片电连接，所述下支架12的上表面支撑于底部芯片的下表面且与该底部芯片电连接，所述上支架11的下水平壁和所述下支架12的下底面构成该芯片封装结构的焊脚，所述焊脚外露于所述多层封装层的最外层。以此结构设计焊接体1，在进行封装前，可以先对芯片组件进行封装，使其外围形成上述的缓冲层，之后再将其与对应焊脚焊接，并依次完成多层封装层2的层层包覆。
结合图2所示，本实施例也可采用单芯片封装，且所述上支架11和下支架13均呈“Z”字型设置，将包覆有缓冲层的芯片焊接于两支架之间，之后再对其进行层层包覆，以此有效提升该芯片封装体的抗冲击性能。
本实施例还提供了一种电子设备，包括上述所述的芯片封装体。
为了方便快捷的实现上述芯片封装体的封装，本实施例提供了一种封装工艺，包括如下步骤：
1).焊接体1焊接：将多个或单个芯片依次叠加后与上支架11和下支架12焊接为一体，使其形成焊接体1。
2).封装层材料处理：将用于形成多层封装层2的液态胶体搅拌并抽真空处理，去除胶体内气泡；或将用于形成多层封装层2的胶饼加热成液态；
3).将缓冲层的胶料通过点胶或挤压的方式注入不粘胶胶套内，然后将步骤1中的焊接体1的芯片部插入不粘胶胶套中并通过治具对其进行定位，使其在焊接体1的芯片部外周面形成所述缓冲层；
4).采用与步骤1-3相同的操作方式，从缓冲层向外依次完成多层封装层2的封装；
5)、去残胶；
6)、切脚、包装。
在进行上述工艺操作时，为了防止固化后的缓冲层或封装层的表面形成孔洞，也可以在上述步骤2和步骤3之间增加加压抽真空步骤，即通过对上述步骤3中的不粘胶胶套的端口进行加压，把胶体与结合面的空气挤压到胶体与外界的结合面附近，再抽真空，具体操作步骤现有技术中较为常用，在此不做具体赘述。
在进行上述工艺操作时，为了避免不粘胶胶套的内表面因粗糙不光滑等原因造成固化后的包裹体外表面起泡，所述不粘胶胶套的内壁设置有低粘度的不粘胶涂布,所述不粘胶涂布设置为低硬度的弹性薄膜层。
弹性薄膜层能够在不粘胶胶套的内壁形成一层薄膜缓冲层，该薄膜缓冲层填充了不粘胶胶套粗糙的内表面，继而形成光滑平整表面。该薄膜缓冲层具有比不粘胶模具更软弹性更高的特性。当胶料填充在具有不粘胶薄膜缓冲层的不粘胶模具内时，胶料与薄膜缓冲层之间基本没有被密闭的气孔，不容易在表面形成气孔，当胶料内部气体通过加压，一部分气体被挤压出胶料，一部分被胶状胶料内部的空气会被挤压到胶料与薄膜缓冲层的界面；再进行抽真空，由于薄膜缓冲层较软，被挤压到结合面后会从柔软的薄膜缓冲层与胶料的结合面中释放出来，之后再经过固化，胶料固化后的封装层具有一定的结构强度，这样缓冲层及多层封装层2内部和表面均不会出现孔洞了。
以上结合具体实施例描述了本实用新型的技术原理。这些描述只是为了解释本实用新型的原理，而不能以任何方式解释为对本实用新型保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本实用新型的其它具体实施方式，这些方式都将落入本实用新型的保护范围之内。
Claims (15)
1.一种芯片封装体，其特征在于：包括设置有单个或多个芯片的焊接体、包覆于单个或多个芯片外围的缓冲层、以及包覆于所述缓冲层外围的多层封装层，所述多层封装层至少有一层设置为保护层。
2.根据权利要求1所述的一种芯片封装体，其特征在于：所述缓冲层设置为柔性胶层，所述保护层设置为硬质胶层。
3.根据权利要求1所述的一种芯片封装体，其特征在于：所述缓冲层设置为硅橡胶层。
4.根据权利要求1所述的一种芯片封装体，其特征在于：所述保护层设置为环氧树脂层。
5.根据权利要求1所述的一种芯片封装体，其特征在于：所述缓冲层设置为热传导缓冲层。
6.根据权利要求1所述一种芯片封装体，其特征在于：所述多层封装层至少有一层设置为密封层。
7.根据权利要求1所述的一种芯片封装体，其特征在于：所述焊接体包括上支架、下支架、以及设置于所述上支架和下支架之间的芯片组件。
8.根据权利要求7所述的一种芯片封装体，其特征在于：所述芯片组件包括单个芯片或多个芯片。
9.根据权利要求4所述的一种芯片封装体，其特征在于：所述多个芯片从上到下依次叠加设置，相邻芯片之间通过电极电连接。
10.根据权利要求7所述的一种芯片封装体，其特征在于：所述上支架和所述下支架结构相同且均呈“Z”字型设置。
11.根据权利要求7所述的一种芯片封装体，其特征在于：所述上支架的上水平壁盖设于顶部芯片的上表面且与该顶部芯片电连接。
12.根据权利要求7所述的一种芯片封装体，其特征在于：所述下支架的上水平壁支撑于底部芯片的下表面且与该底部芯片电连接。
13.根据权利要求7所述的一种芯片封装体，其特征在于：所述上支架的下水平壁和所述下支架的下水平壁构成该芯片封装结构的焊脚，所述焊脚外露于所述多层封装层的最外层。
14.根据权利要求13所述的一种芯片封装体，其特征在于：所述下支架呈板状设置，所述下支架的一端外延于最外层的所述封装层。
15.一种电子设备，其特征在于包含权利要求1至14任意一项所述的芯片封装体。
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| CN201920480769.6U CN209880580U (zh) | 2019-04-10 | 2019-04-10 | 一种芯片封装体及其电子设备 |
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| CN109860127A (zh) * | 2019-04-10 | 2019-06-07 | 深圳市槟城电子有限公司 | 一种芯片封装体及其封装工艺 |
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| CN109860127B (zh) * | 2019-04-10 | 2024-08-27 | 马鞍山市槟城电子有限公司 | 一种芯片封装体及其封装工艺 |
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