CN209804649U - 半导体结构 - Google Patents

半导体结构 Download PDF

Info

Publication number
CN209804649U
CN209804649U CN201920148614.2U CN201920148614U CN209804649U CN 209804649 U CN209804649 U CN 209804649U CN 201920148614 U CN201920148614 U CN 201920148614U CN 209804649 U CN209804649 U CN 209804649U
Authority
CN
China
Prior art keywords
hole
metal layer
layer
semiconductor structure
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201920148614.2U
Other languages
English (en)
Inventor
周祖源
赵强
吴政达
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
Zhongxin Changdian Semiconductor (jiangyin) Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhongxin Changdian Semiconductor (jiangyin) Co Ltd filed Critical Zhongxin Changdian Semiconductor (jiangyin) Co Ltd
Priority to CN201920148614.2U priority Critical patent/CN209804649U/zh
Application granted granted Critical
Publication of CN209804649U publication Critical patent/CN209804649U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本实用新型提供一种半导体结构,半导体结构包括基底及位于基底上表面的重新布线层;重新布线层包括介质层,介质层中包括贯穿介质层的第一通孔及位于第一通孔的上方的第二通孔,其中,部分第二通孔与第一通孔相贯通,且相贯通的第二通孔宽度大于第一通孔的宽度;金属种子层,金属种子层覆盖第一通孔及第二通孔的底部及侧壁;金属层,金属层填满第一通孔及第二通孔。本实用新型通过填满第一通孔及第二通孔的金属层,获得具有水平面的重新布线层,制备工艺简单、成本低,可提高重新布线层的平坦度,避免在形成的重新布线层中产生凹槽,有利于后续制程工艺,并降低多层叠加的工艺风险,进一步降低工艺难度及成本。

Description

半导体结构
技术领域
本实用新型属于半导体制造领域,涉及半导体结构。
背景技术
随着集成电路的功能越来越强、性能和集成度越来越高,以及新型集成电路的出现,封装技术在集成电路产品中扮演着越来越重要的角色,在整个电子系统的价值中所占的比例越来越大。同时,随着集成电路特征尺寸达到纳米级,晶体管向更高的密度、更高的时钟频率发展,封装也向更高密度的方向发展。
晶圆级封装(WLP)技术由于具有小型化、低成本、高集成度以及具有更好的性能和更高的能源效率等优点,因此,已成为高要求的移动/无线网络等电子设备的重要的封装方法,是目前最具发展前景的封装技术之一。
重新布线层(RDL),一般包括介质层及金属层;其可对芯片的焊盘的焊区位置进行重新布局,使新焊区满足对焊料球最小间距的要求,并使新焊区按照阵列排布。在现有WLP工艺中,RDL的制造部分是整个WLP流程中较复杂、较昂贵的部分。一般,根据需要,RDL介质层与金属层之间常常存在较大的厚度差,如在某些实际应用RDL中,PI(光敏性聚酰亚胺)介质层的厚度大约为10μm,而Cu金属层的厚度大约为1.0μm。
在现有技术中,对于具有较高的I/O芯片封装结构而言,由于常常需要RDL具有多层金属层,以在有限的外形形状及封装尺寸下,得到较多的供电轨道,因此常常需要形成具有堆叠结构的RDL。由于RDL介质层与金属层之间存在较大的厚度差,在形成具有堆叠结构的RDL制程中,RDL介质层与金属层之间厚度差也会进行叠加,从而增加了制备堆叠结构的RDL工艺的难度,且在最终形成的RDL产品中,会在RDL中形成较深的凹槽,如在形成具有3层堆叠结构的RDL时,RDL中大约会形成深度为27μm或更深的凹槽。这些较深的凹槽的存在会对后续制程造成极大的挑战,如后续在RDL上制备介质层、光刻胶的涂布、曝光、显影及V-IC(金属焊接)工艺等。
因此,提供一种新型的半导体结构,以提高重新布线层的平坦化,已成为本领域亟待解决的问题。
实用新型内容
鉴于以上所述现有技术的缺点,本实用新型的目的在于提供一种半导体结构,用于解决现有技术中,制备RDL工艺复杂、耗时长、成本高的问题,以及制备的RDL中具有较深的凹槽所带来的上述一系列的制程问题。
为实现上述目的及其他相关目的,本实用新型提供一种半导体结构,所述半导体结构包括:
基底;
重新布线层,所述重新布线层位于所述基底的上表面;其中,所述重新布线层包括:
介质层,所述介质层中包括贯穿所述介质层的第一通孔及位于所述第一通孔的上方的第二通孔,其中,所述第二通孔与所述第一通孔相贯通,且所述第二通孔的宽度大于所述第一通孔的宽度;
金属种子层,所述金属种子层覆盖所述第一通孔及第二通孔的底部及侧壁;
金属层,所述金属层填满所述第一通孔及第二通孔。
可选地,所述基底上包括多层所述重新布线层。
可选地,所述金属层与所述介质层具有同一水平面。
可选地,所述介质层的厚度范围包括5μm~30μm。
可选地,所述金属层的截面形貌包括T字形貌。
可选地,所述金属层包括填满所述第一通孔的第一子金属层及填满所述第二通孔的第二子金属层;其中,所述第一子金属层的宽度范围包括20μm~150μm;所述第二子金属层的宽度范围包括5μm~500μm,所述第二子金属层的厚度范围包括0.5μm~5μm。
可选地,所述第一子金属层与所述第二子金属层具有相同材料。
可选地,所述金属层包括铜金属层、铝金属层、银金属层、铬金属层、钛金属层、钽金属层、钼金属层及钕金属层中的一种或组合。
可选地,所述介质层包括光敏性聚酰亚胺(PI)聚合物薄膜、聚苯并噁(PBO)聚合物薄膜、苯并环丁烯(BCB)聚合物薄膜、环氧树脂(EMC)、硅胶、氧化硅、磷硅玻璃及含氟玻璃中的一种或组合。
如上所述,本实用新型的半导体结构,通过在介质层中形成填满第一通孔及填满第二通孔的金属层,获得具有水平面的重新布线层。本实用新型制备工艺简单、成本低,可提高重新布线层的平坦度,避免在形成的重新布线层中产生凹槽,有利于后续制程工艺,并降低多层叠加的工艺风险,进一步降低工艺难度及成本。
附图说明
图1显示为实施例一中的重新布线层的制备方法的流程示意图。
图2~图6a显示为实施例一中的重新布线层的制备方法各步骤所呈现的结构示意图,其中,图6a还显示为实施例二中的半导体结构的结构示意图。
图6b显示为实施例一及实施例二中具有2层重新布线层的半导体结构的结构示意图。
元件标号说明
101 基底
201 介质层
202 第一通孔
203 第二通孔
301 金属种子层
401 第一子金属层
402 第二子金属层
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1~图6b。需要说明的是,本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想,遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
实施例一
如图1,本实施例提供一种重新布线层的制备方法,包括以下步骤:
提供基底,于所述基底的上表面形成介质层;
图形化所述介质层,以在所述介质层中形成贯穿所述介质层的第一通孔;
图形化所述介质层,以在所述介质层中形成第二通孔,所述第二通孔位于所述第一通孔的上方,并与所述第一通孔相贯通,且所述第二通孔的宽度大于所述第一通孔的宽度;
金属种子层,所述金属种子层覆盖所述介质层的上表面以及所述第一通孔及第二通孔的底部及侧壁;
形成金属层,所述金属层填满所述第一通孔及第二通孔;
去除位于所述介质层上的所述金属层及金属种子层,以在所述基底上形成所述重新布线层。
本实施例通过两次图形化介质层,在介质层中形成第一通孔及第二通孔,部分第二通孔与第一通孔相贯通,且相贯通的第二通孔宽度大于第一通孔的宽度;在介质层中形成填满第一通孔及填满第二通孔的金属层;通过研磨法获得具有水平面的重新布线层。本实用新型制备工艺简单、成本低,可提高重新布线层的平坦度,避免在形成的重新布线层中产生凹槽,有利于后续制程工艺,进一步降低工艺难度及成本。
具体的,参阅图2~图6a,示意了形成所述重新布线层各步骤所呈现的结构示意图。
如图2,首先提供基底101,所述基底101包括玻璃基底、金属基底、半导体基底、聚合物基底及陶瓷基底中的一种,可根据需要进行选择,此处不作限制。于所述基底101的上表面形成介质层201,所述介质层201包括光敏性聚酰亚胺(PI)聚合物薄膜、聚苯并(PBO)聚合物薄膜、苯并环丁烯(BCB)聚合物薄膜、环氧树脂(EMC)、硅胶、氧化硅、磷硅玻璃及含氟玻璃中的一种或组合。图形化所述介质层201,以在所述介质层201中形成贯穿所述介质层201的第一通孔202。
如图3,继续图形化所述介质层201,以在所述介质层201中形成第二通孔203,所述第二通孔203位于所述第一通孔202的上方,并可部分与所述第一通孔202相贯通,且相贯通的所述第二通孔203的宽度大于所述第一通孔202的宽度。
具体的,图形化所述介质层201的方法可采用常规的刻蚀方法,如采用掩膜进行图形化,所述掩膜包括光刻胶,但并不局限于此,所述掩膜的材质只要是可满足图案制作,并且后续可去除即可。本实施例中采用较为常用的光刻胶作为掩膜,两次图形化的所述掩膜可采用相同材料,也可不同,根据具体需要进行设置,此处不作限制。
如图4,在所述介质层201的上表面及所述第一通孔202及第二通孔203的底部及侧壁形成金属种子层301,所述金属种子层301的材料包括钛金属及铜金属中的一种或组合,但并不局限于此,制备所述金属种子层301的方法包括蒸镀法、水镀法及溅镀法中的一种,可根据需要进行选择。
如图5,形成金属层,所述金属层填满所述第一通孔202及第二通孔203。
作为该实施例的进一步实施例,所述金属层包括填满所述第一通孔203的第一子金属层401及填满所述第二通孔203的第二子金属层402;其中,所述第一子金属层401的宽度范围包括20μm~150μm;所述第二子金属层402的宽度范围包括5μm~500μm,所述第二子金属层402的厚度范围包括0.5μm~5μm。
具体的,形成所述金属层的方法包括电镀法及化学镀法中的一种或组合。在形成所述金属层时,基于所述金属种子层301,从而可采用电镀法形成所述金属层。所述金属层可通过一步电镀的方法以形成具有整体结构的所述金属层,所述金属层也可通过分步电镀的方法以形成具有相同或不同材料的所述金属层。其中,所述第一子金属层401、第二子金属层402的厚度及宽度范围可根据具体的制程需要进行设定,本实施例中,所述第一子金属层401的宽度可采用60μm,所述第二子金属层402的宽度可采用80μm,但并不局限于此,所述第二子金属层402的宽度大于所述第一子金属层401的宽度,可在有限的外形形状及封装尺寸下,扩大所述重新布线层的有效面积,以减小封装尺寸,提高供电轨道数量。其中,所述第二子金属层402的厚度可采用1.0μm,但并不局限于此。
作为该实施例的进一步实施例,所述金属层包括铜金属层、铝金属层、银金属层、铬金属层、钛金属层、钽金属层、钼金属层及钕金属层中的一种或组合;所述第一子金属层401与所述第二子金属层402具有相同材料。
具体的,当所述第一子金属层401与所述第二子金属层402采用相同材料的金属层时,可增强材料间的结合力,避免由于热膨胀等材料的物化性能,所造成的界面分层、开裂等现象。本实施例中,由于所述金属种子层301采用铜金属,因此所述第一子金属层401与所述第二子金属层402均采用较为常用的铜金属层,但并不局限于此。
作为该实施例的进一步实施例,所述金属层与所述介质层201具有同一水平面。
具体的,当所述金属层与所述介质层201具有同一水平面时,可降低后续去除位于所述介质层201上的所述金属层的工艺复杂度,从而降低工艺难度,且可进一步的提高后续形成的所述重新布线层的平坦度。
如图6a,去除位于所述介质层201上的所述金属层及金属种子层301,以在所述基底101上形成所述重新布线层。在制备所述重新布线层后,还可包括去除所述基底101的步骤,此处不作限制。
具体的,去除位于所述介质层201上的所述金属层及金属种子层301的方法包括研磨法,其中,所述研磨法包括化学机械抛光,以提供具有较为平坦表面的所述重新布线层,以进一步提高所述重新布线层的平坦度,有利于后续制程工艺,降低工艺难度及成本。所述研磨法还可包括物理研磨,此处不作限制。
作为该实施例的进一步实施例,所述介质层201的厚度范围包括5μm~30μm。
具体的,所述介质层201的厚度范围可根据具体的制程需要进行设定,本实施例中,所述介质层201及所述第二子金属层402的厚度均采用较为常用的规格,即所述介质层201的厚度采用10μm,所述第二子金属层402的厚度采用1.0μm,但并不局限于此。
作为该实施例的进一步实施例,所述基底101上包括多层所述重新布线层。
具体的,由于所述金属层填满所述第一通孔202及第二通孔203,因此可制备无凹槽的所述重新布线层,从而可降低后续制备堆叠的所述重新布线层的工艺难度,并降低多层叠加的工艺风险,因此可在所述基底101上制备多层所述重新布线层。如图6b,本实施例中,示意了包含2层所述重新布线层的半导体结构,但并不局限于此。在形成与所述基底101相接触的所述重新布线层后,以所述重新布线层作为基底,继续重复上述形成所述重新布线层的步骤,以形成堆叠设置的2层所述重新布线层。堆叠设置的所述重新布线层的具体层数可根据需要进行选择,如3层、5层等,此处不作限制,通过堆叠设置的所述重新布线层可在有限的外形形状及封装尺寸下,进一步得到较多的供电轨道。
作为该实施例的进一步实施例,所述金属层的截面形貌包括T字形貌。
具体的,优选所述金属层的截面形貌呈轴对称的T字形貌,当所述金属层所构成的截面形貌呈轴对称的T字形貌时,可进一步的在有限的外形形状及封装尺寸下,扩大所述重新布线层中的所述金属层的有效面积,以减小封装尺寸。
实施例二
如图6a,本实施例还提供一种半导体结构,所述半导体结构包括:基底101及重新布线层,所述重新布线层位于所述基底101的上表面。其中,所述重新布线层包括:介质层201,所述介质层201中包括贯穿所述介质层201的第一通孔202及位于所述第一通孔202的上方的第二通孔203,其中,所述第二通孔203与所述第一通孔202相贯通,且所述第二通孔203的宽度大于所述第一通孔202的宽度;金属种子层301,所述金属种子层301覆盖所述第一通孔202及第二通孔203的底部及侧壁;金属层,所述金属层填满所述第一通孔202及第二通孔203。
本实施例通过填满所述第一通孔202及填满所述第二通孔203的所述金属层,可提高重新布线层的平坦度,避免在形成的重新布线层中产生凹槽,有利于后续制程工艺,降低工艺难度及成本,可提高重新布线层的平坦度,避免在形成的重新布线层中产生凹槽,从而有利于后续制程工艺,降低工艺难度及成本。
具体的,图6b还示意了包含2层所述重新布线层的半导体结构。
本实施例中的所述重新布线层的制备方法可采用实施例一中的所述重新布线层的制备方法,但并不局限于此。所述基底101、所述重新布线层中的所述介质层201、金属种子层301及金属层的形貌、材质以及所述重新布线层的结构,可同实施例一,此处不再赘述。
综上所述,本实用新型的半导体结构,通过两次图形化介质层,在介质层中形成第一通孔及第二通孔,部分第二通孔与第一通孔相贯通,且相贯通的第二通孔宽度大于第一通孔的宽度;在介质层中形成填满第一通孔及第二通孔的金属层;通过研磨法获得具有水平面的重新布线层。本实用新型制备工艺简单、成本低,可提高重新布线层的平坦度,避免在形成的重新布线层中产生凹槽,有利于后续制程工艺,进一步降低工艺难度及成本。所以,本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效,而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本实用新型的权利要求所涵盖。

Claims (9)

1.一种半导体结构,其特征在于,所述半导体结构包括:
基底;
重新布线层,所述重新布线层位于所述基底的上表面;其中,所述重新布线层包括:
介质层,所述介质层中包括贯穿所述介质层的第一通孔及位于所述第一通孔的上方的第二通孔,其中,所述第二通孔与所述第一通孔相贯通,且所述第二通孔的宽度大于所述第一通孔的宽度;
金属种子层,所述金属种子层覆盖所述第一通孔及第二通孔的底部及侧壁;
金属层,所述金属层填满所述第一通孔及第二通孔。
2.根据权利要求1所述的半导体结构,其特征在于:所述基底上包括多层所述重新布线层。
3.根据权利要求1所述的半导体结构,其特征在于:所述金属层与所述介质层具有同一水平面。
4.根据权利要求1所述的半导体结构,其特征在于:所述介质层的厚度范围包括5μm~30μm。
5.根据权利要求1所述的半导体结构,其特征在于:所述金属层的截面形貌包括T字形貌。
6.根据权利要求1所述的半导体结构,其特征在于:所述金属层包括填满所述第一通孔的第一子金属层及填满所述第二通孔的第二子金属层;其中,所述第一子金属层的宽度范围包括20μm~150μm;所述第二子金属层的宽度范围包括5μm~500μm,所述第二子金属层的厚度范围包括0.5μm~5μm。
7.根据权利要求6所述的半导体结构,其特征在于:所述第一子金属层与所述第二子金属层具有相同材料。
8.根据权利要求1所述的半导体结构,其特征在于:所述金属层包括铜金属层、铝金属层、银金属层、铬金属层、钛金属层、钽金属层、钼金属层及钕金属层中的一种或组合。
9.根据权利要求1所述的半导体结构,其特征在于:所述介质层包括光敏性聚酰亚胺(PI)聚合物薄膜、聚苯并噁(PBO)聚合物薄膜、苯并环丁烯(BCB)聚合物薄膜、环氧树脂(EMC)薄膜、硅胶薄膜、氧化硅薄膜、磷硅玻璃薄膜及含氟玻璃薄膜中的一种或组合。
CN201920148614.2U 2019-01-28 2019-01-28 半导体结构 Active CN209804649U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920148614.2U CN209804649U (zh) 2019-01-28 2019-01-28 半导体结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920148614.2U CN209804649U (zh) 2019-01-28 2019-01-28 半导体结构

Publications (1)

Publication Number Publication Date
CN209804649U true CN209804649U (zh) 2019-12-17

Family

ID=68821310

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920148614.2U Active CN209804649U (zh) 2019-01-28 2019-01-28 半导体结构

Country Status (1)

Country Link
CN (1) CN209804649U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111490004A (zh) * 2019-01-28 2020-08-04 中芯长电半导体(江阴)有限公司 重新布线层的制备方法及半导体结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111490004A (zh) * 2019-01-28 2020-08-04 中芯长电半导体(江阴)有限公司 重新布线层的制备方法及半导体结构

Similar Documents

Publication Publication Date Title
US11348898B2 (en) Systems and methods for releveled bump planes for chiplets
US9418969B2 (en) Packaged semiconductor devices and packaging methods
US9059107B2 (en) Packaging methods and packaged devices
TWI614875B (zh) 形成具有針對3-d fo-wlcsp的導電微孔陣列的垂直互連結構的半導體裝置和方法
TWI550742B (zh) 形成具有印刷線路板垂直互連單元的扇出堆疊式封裝裝置之半導體方法和裝置
US11855059B2 (en) Fan-out package with cavity substrate
US10553569B2 (en) Multi-die structure and method for forming same
TWI674635B (zh) 包含單元特定對齊及單元特定佈線之多晶粒封裝
US10128175B2 (en) Packaging methods and packaged semiconductor devices
TW202123785A (zh) 封裝核心組件及製造方法
TW201532221A (zh) 半導體元件及其製造方法
CN101483149A (zh) 一种硅通孔互连结构的制备方法
US9583365B2 (en) Method of forming interconnects for three dimensional integrated circuit
TWI700802B (zh) 射頻電子整合封裝結構及其製法
CN209804649U (zh) 半导体结构
CN111489979A (zh) 重新布线层的制备方法及半导体结构
KR20220107975A (ko) 완전 몰딩 브릿지 인터포저 및 이를 만드는 방법
CN209804599U (zh) 半导体结构
CN212084995U (zh) 晶圆级封装结构
CN111490004A (zh) 重新布线层的制备方法及半导体结构
KR20210047227A (ko) 반도체 디바이스 및 그 형성 방법
CN209804598U (zh) 半导体结构
CN114639649A (zh) 具有表面安装无源件的全模制半导体结构及其制造方法
CN111489978A (zh) 重新布线层的制备方法及半导体结构
US11791207B2 (en) Unit specific variable or adaptive metal fill and system and method for the same

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Patentee after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Patentee before: SJ Semiconductor (Jiangyin) Corp.