CN209375612U - 光驱动电路 - Google Patents

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CN209375612U CN201822063005.5U CN201822063005U CN209375612U CN 209375612 U CN209375612 U CN 209375612U CN 201822063005 U CN201822063005 U CN 201822063005U CN 209375612 U CN209375612 U CN 209375612U
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Abstract

本申请公开了一种光驱动电路，包括：PMOS上拉电路、NMOS下拉电路以及电感电路。PMOS上拉电路包括：第一端，用以基于接收到的数据信号接收第一输入信号；以及耦合到电感电路的P输出端。NMOS下拉电路包括：第二输入端，用以基于接收到的数据信号接收第二输入信号；以及耦合到电感电路的N输出端。电感电路包括用以输出输出信号的L输出端、耦合在P输出端和L输出端之间的P线圈、以及耦合在N输出端和L输出端之间的N线圈。P线圈被配置为在接收到的数据信号的下降沿转换期间隐藏与PMOS上拉电路相关联的寄生电容，N线圈被配置为在接收到的数据信号的上升沿转换期间隐藏与NMOS下拉电路相关联的寄生电容。

Description

光驱动电路
技术领域
本申请的各个方面大致涉及光通信，特别地，涉及光驱动电路。
背景技术
光导纤维允许信息以光脉冲的形式通过光链路(比如光纤)传输。光形成的电磁载波可被调制以传输数据、控制信号和其他信息。与传统的电缆(例如铜线和以太网电缆)相比，光链路具有显著更高的频带宽度并且更不容易受电磁干扰影响，同时光链路经常用于在相对远的距离上传输数据。光发射机可被用于将电信号转换为适于通过光链路传输的光信号，而光接收器可被用于将光信号转换为适于通过常规电缆传输的电信号。
可以使用多种电光转换器执行电信号至光信号的转换，例如包括：电吸收调制器(EAMs)和环形调制器(RMs)。由于光信号通常具有较大的电压摆动(相对于基于CMOS 的电路所使用的电源电压，例如在逻辑低状态和逻辑高状态之间)，因此在电信号转换为光信号之前可以使用光驱动器来增加电信号的电压摆动(voltage swing)。随着数据速率的不断提高，光驱动器将越来越难以在维持不断变快的电信号逻辑状态转换的同时将电信号的电压摆动提高到更高的适用于光信号的水平。
此外，由功率放大器和电光转换器内的其他电路所引起的非线性失真可能导致电光转换器对将被转换为光信号的电信号的上升沿和下降沿表现出非对称响应。这些非对称响应可能导致转换后的光信号具有与数据信号中的逻辑状态变化相关联的不同的上升时间和下降时间，而这不是想要的结果。
实用新型内容
本部分内容是为了以简化的形式介绍在以下具体实施方式中更详细描述的一些概念，而并非为了确定所要求主题的关键特征或必要特征，也不是为了限制所要求主题的范围。
本申请所涉及的各个方面是针对光驱动电路及其操作方法。例如，光驱动电路可包括：输入端、输出端、上拉电路，下拉电路和电感电路。所述输入端可接收输入信号，所述输出端可产生电平位移的输出信号，例如通过电平位移所述输入信号。所述上拉电路可包括响应于所述输入信号的输入节点以及电感耦合到所述输出端的输出节点，并可被配置为基于第一控制信号调节所述输出信号中的上升沿转换。所述下拉电路可包括响应于所述输入信号的输入节点以及电感耦合到所述输出端的输出节点，并可被配置为基于第二控制信号调节所述输出信号中的下降沿转换。所述电感电路可包括第一电感器和第二电感器。所述第一电感器可耦合在所述上拉电路的输出节点和所述光驱动电路的输出端之间，所述第二电感器可耦合在所述下拉电路的输出节点和所述光驱动电路的输出端之间。
在一些实施例中，所述第一电感器可被配置为在所述输出信号的下降沿转换期间使所述上拉电路中的寄生电容与所述输出端隔离，所述第二电感器可被配置为在所述输出信号的上升沿转换期间使所述下拉电路中的寄生电容与所述输出端隔离。在一些方面，所述第一控制信号和所述第二控制信号可基于相关联的电光转换器对所述输出信号的上升沿转换与下降沿转换的非对称响应。通过这种方式，所述光驱动电路可以在所述输出信号中提供一定程度的预加重以补偿电光转换器的非对称响应。
本申请所公开的一种示例方法可用于操作光驱动电路，所述光驱动电路至少包括输入端、输出端、上拉电路和下拉电路。所述方法可包括：在所述输入端接收输入信号；电平位移所述输入信号以在所述输出端产生输出信号；基于第一控制信号调节所述输出信号的上升沿转换；基于第二控制信号调节所述输出信号的下降沿转换；在所述输出信号的上升沿转换期间，使所述下拉电路中的寄生电容与所述输出端隔离；以及在所述输出信号的下降沿转换期间，使所述上拉电路中的寄生电容与所述输出端隔离。在一些实施例中，所述方法可以彼此独立地调节所述输出信号的上升沿转换和下降沿转换。
在一些方面，所述方法还可包括：确定电光转换器对所述输出信号的上升沿转换和下降沿转换的非对称响应；以及基于所述确定的非对称响应为所述第一控制信号和所述第二控制信号选定值。通过这种方式，所述方法可以在所述输出信号中提供一定程度的预加重 (pre-emphasis)以补偿电光转换器的非对称响应。
本申请的一个方面提供了一种光驱动电路，所述光驱动电路包括：输入端，用以接收输入信号；输出端，用以产生电平位移的输出信号；上拉电路，所述上拉电路包括响应于所述输入信号的输入节点和电感耦合到所述输出端的输出节点，并被配置为基于第一控制信号调节所述输出信号中的上升沿转换；下拉电路，所述下拉电路包括响应于所述输入信号的输入节点和电感耦合到所述输出端的输出节点，并被配置为基于第二控制信号调节所述输出信号中的下降沿转换；以及电感电路，所述电感电路包括：第一电感器，所述第一电感器耦合在所述上拉电路的输出节点和所述光驱动电路的输出端之间；以及第二电感器，所述第二电感器耦合在所述下拉电路的输出节点和所述光驱动电路的输出端之间。
在某些实施方式中，所述第一控制信号和第二控制信号基于关联的电光转换器对所述输出信号的上升沿转换与下降沿转换的非对称响应。
在某些实施方式中，所述光驱动电路还包括：存储器，所述存储器被配置为存储所述第一控制信号和第二控制信号中的每一个控制信号的多个值，其中所述输出信号的上升沿转换的速度至少部分地基于所述第一控制信号的选定值，所述输出信号的下降沿转换的速度至少部分地基于所述第二控制信号的选定值。
在某些实施方式中，所述第一电感器被配置为在所述输出信号的下降沿转换期间使所述上拉电路中的寄生电容与所述输出端隔离，以及所述第二电感器被配置为在所述输出信号的上升沿转换期间使所述下拉电路中的寄生电容与所述输出端隔离。
在某些实施方式中，在所述输出信号的下降沿转换期间，所述第一电感器的阻抗至少部分地基于所述输出信号的高频分量而增加。
在某些实施方式中，在所述输出信号的上升沿转换期间，所述第二电感器的阻抗至少部分地基于所述输出信号的高频分量而增加。
在某些实施方式中，所述第一电感器和所述第二电感器彼此串联耦合，所述第一电感器包括形成在半导体器件的第一金属层中的第一电感线圈，所述第二电感器包括形成在所述半导体器件的第二金属层中的第二电感线圈，其中所述第一电感线圈和所述第二电感线圈彼此对齐。
在某些实施方式中，所述第一电感线圈和第二电感线圈的第一端通过形成在所述半导体器件中的通孔耦合到所述输出端，所述第一电感线圈和第二电感线圈的第二端彼此对齐。
本申请的另一个方面提供了一种光驱动电路，所述光驱动电路包括：输入端，用以接收输入信号；输出端，用以产生电平位移的输出信号；上拉电路，所述上拉电路包括耦合到电源电压的电源节点、响应于所述输入信号的输入节点、响应于第一控制信号的控制节点和电感耦合到所述输出端的输出节点；下拉电路，所述下拉电路包括耦合到接地电位的电源节点、响应于所述输入信号的输入节点、响应于第二控制信号的控制节点和电感耦合到所述输出端的输出节点；以及电感电路，所述电感电路耦合到所述输出端，所述电感电路被配置为在所述输出信号的下降沿转换期间使所述上拉电路中的寄生电容与所述输出端隔离，以及在所述输出信号上升沿转换期间使所述下拉电路的寄生电容与所述输出端隔离。
在某些实施方式中，所述电感电路包括：第一电感器，所述第一电感器耦合在所述上拉电路的输出节点与所述光驱动电路的输出端之间；以及第二电感器，所述第二电感器耦合在所述下拉电路的输出节点与所述光驱动电路的输出端之间，其中所述第一电感器与第二电感器相互电感耦合。
在某些实施方式中，所述第一电感器和所述第二电感器彼此串联耦合，所述第一电感器包括形成在半导体器件的第一金属层中的第一电感线圈，所述第二电感器包括形成在所述半导体器件的第二金属层中的第二电感线圈。
在某些实施方式中，所述第一电感线圈和所述第二电感线圈是相同的在彼此顶部对齐的结构。
在某些实施方式中，所述第一电感线圈和所述第二电感线圈的第一端通过形成在所述半导体器件中的通孔耦合到所述输出端，所述第一电感线圈和所述第二电感线圈的第二端彼此对齐。
在某些实施方式中，所述上拉电路被配置为基于所述第一控制信号调节所述输出信号的上升沿转换，所述下拉电路被配置为基于所述第二控制信号调节所述输出信号的下降沿转换。
在某些实施方式中，所述第一控制信号和所述第二控制信号基于关联的电光转换器对所述输出信号的上升沿转换与下降沿转换的非对称响应。
附图说明
附图仅仅展示了示例性实施例，同时附图不应被视为对范围的限制。在整个附图和说明书中，相似的元件使用相似的附图标记。
图1是光驱动电路的框图；
图2是根据一些实施例的示例性光驱动电路的框图；
图3A是根据一些实施例描述与输出信号的下降沿转换相关联的图2的光驱动电路的示例操作的框图；
图3B是根据一些实施例描述与输出信号的上升沿转换相关联的图2的光驱动电路的示例操作的框图；
图4A示出了用于图1的光驱动电路的示例性眼图(eye diagram)；
图4B根据一些实施例示出了用于图2的光驱动电路的示例性眼图；
图5A根据一些实施例示出了可用在图2的光驱动电路中的示例电感电路的俯视图；
图5B示出了图5B的示例电感电路的侧视图；
图6是根据一些实施例描述选择性地控制光驱动电路输出信号的沿转换的示例操作的说明性流程图；
图7是根据一些实施例描述为第一控制信号和第二控制信号选择值的示例操作的说明性流程图，其中第一控制信号和第二控制信号与图2的光驱动电路相关。
具体实施方式
本申请的各个方面可以通过提高速度来改善光驱动电路的性能，借此光驱动电路可以促进要提供给电光转换器的输出信号的上升沿转换和下降沿转换。此外，或者可供选择地，本申请公开的光驱动电路可以通过独立地调节要提供给相关联的电光转换器的输出信号的上升沿转换和下降沿转换来补偿由相关联的电光转换器的非线性工作特性所造成的失真。在一些实施例中，光驱动电路可以包括电感电路，在输出信号的上升沿和下降沿转换期间，电感电路使寄生电容与光驱动电路的输出端隔离。更具体地，电感电路可以包括第一电感器和第二电感器，其中第一电感电路被配置为在输出信号的下降沿转换期间使上拉电路中的寄生电容与输出端隔离，第二电感器被配置为在输出信号的上升沿转换期间使下拉电路的寄生电容与输出端隔离。通过这种方式，电感电路可以减小光驱动电路的输出端上的电容性负载，这又反过来可以增加光驱动器的上升沿转换速度和下降沿转换速度。
在一些实施例中，第一电感器和第二电感器彼此串联耦合，第一电感器可以是形成在半导体器件的第一金属层中的第一电感线圈，第二电感器可以是形成在半导体器件的第二金属层中的第二电感线圈。在某些方面，第一电感线圈和第二电感线圈可以具有相同的大小和形状，并且可以相对于彼此对齐(例如，通过将第一电感线圈置于第二电感线圈之上)。通过这种方式，例如，电感电路可以在上拉电路和下拉电路之间提供对称性以确保平衡的操作。此外，电感电路还可以在上拉电路和下拉电路之间提供具有高自谐振频率的电感耦合，这又反过来可最小化第一电感线圈和第二电感线圈在输出端上产生的电容性负载。
光驱动电路可通过允许输出信号的上升沿和下降沿转换的非对称控制来补偿相关联的电光转换器中的非线性。在一些实施例中，光驱动电路可以通过使用独立的控制信号以控制或调节输出信号的上升沿和下降沿转换来提供输出信号的沿转换的非对称控制。
在下面的描述中，列出了许多具体的细节，例如特定组件、电路和实施过程的示例，以便于对本申请所公开的内容有更彻底的理解。本申请中使用的术语“耦合”是指直接耦合或通过一个或多个中间元件或电路进行耦合。另外，在下面的描述中，为了解释的目的，本申请列出了具体的术语和/或相关细节，以便于彻底地理解示例性实施例。然而，对本领域的技术人员来说显而易见的是，他们可能不需要这些具体的细节来执行示例性实施例。在其他情况下，为避免难以理解本申请公开的内容，众所周知的电路和设备以方框图的形式示出。在本申请描述的各种总线上提供的信号均可以与其他信号时间复用 (time-multiplexed)，也可提供在一条或多条公共总线上。此外，电路元件或软件块之间的互连可以被表示为总线或单信号线。每个总线也可以选择性地为单信号线，每个单信号线也可以选择性地为总线，单线或总线可代表用于组件之间通信的大量物理或逻辑机构中的一个或多个。示例性实施例不应被解释为仅限于本申请所描述的具体示例，而应包括所附权利要求限定的所有实施例。
图1是光驱动电路100的框图。光驱动电路100被描述为接收具有相对低电压摆动的输入信号(Din)并产生具有相对高电压摆动的输出信号(Dout)。出于本文讨论的目的，输入信号Din可以具有在第一电源电压VDD1和接地电位之间的相对较低的电压摆动，输出信号Dout可以具有在第二电源电压VDD2和接地电位之间的相对较高的电压摆动，其中第二电源电压VDD2大于第一电源电压VDD1。在某些方面，第一电源电压VDD1可以大约等于0.9伏特，第二电源电压VDD2可以大约等于1.8伏特。在其他方面，第一电源电压VDD1和第二电源电压VDD2可以是其他合适的电压。
光驱动电路100被表示为包括缓冲电路110、非电平位移(non-level shifting)锁存电路120、电平位移(level shifting)锁存电路130、NMOS下拉电路140和PMOS上拉电路150。在某些方面，NMOS下拉电路140和PMOS上拉电路150可以构成光驱动器100的输出级提供输出信号Dout至TX凸点(TX bump)160。TX凸点160可被耦合到电光转换器 180，例如EAM、RM或任何其他合适的电光转换器。缓冲电路110包括输入端以接收输入信号Din，并包括串联在输入端和第一节点N1之间的第一反相器111和第二反相器112。第一反相器111和第二反相器112包括耦合到VDD1和接地电位的电源端，并可被用于驱动 (例如，放到)输入信号Din以具有大约在0伏特和VDD1之间的轨对轨电压摆动(rail-to-rail voltage swing)。在某些方面，第一反相器111和第二反相器112可以是CMOS反相器。
缓冲电路110的输出端被耦合到非电平位移锁存电路120的输入端以及电平位移锁存电路130的输入端。非电平位移锁存电路120包括电容器121、一对反相器122-123以及耦合到NMOS下拉电路140的输入端的输出端。电容器121可阻塞输入信号Din的直流分量。反相器122-123包括耦合到VDD1和接地电位的电源端，并形成可存储输入信号Din的逻辑互补值的反相锁存器。例如，如果输入信号Din被驱动到逻辑高状态(例如，到VDD1)，则反相器122将驱动节点N2低至接地电位。响应于节点N2的逻辑低状态，反相器123驱动节点N1A高至VDD1，从而保持节点N1A处于逻辑高状态。相反，如果输入信号Din被朝向接地电位驱动至逻辑低状态，则反相器122驱动节点N2高至VDD1。响应于节点N2的逻辑高状态，反相器123驱动节点N1A低至接地电位，从而保持节点N1A处于逻辑低状态。需要注意的是，反相器122-123的电源端被耦合到VDD1和接地电位，因此输入信号Din不能被反相器122-123电平位移。非电平位移锁存电路120可为NMOS下拉电路140提供补偿输入信号Dlow。
NMOS下拉电路140包括第一NMOS晶体管141和第二NMOS晶体管142。第一NMOS晶体管141包括耦合到接地电位的源极、耦合到节点N2用以接收补偿输入信号Dlow的栅极以及耦合到第二NMOS晶体管142的源极的漏极。第二NMOS晶体管142包括耦合到偏置节点 N4的栅极以及耦合到光驱动电路100的输出端Nout的漏极。偏置节点N4可耦合到VDD1.
电平位移锁存电路130包括电容器131、一对反相器132-133以及耦合到PMOS上拉电路150的输入端的输出端。电容器131可阻塞输入信号Din的直流分量。反相器132-133 包括耦合到VDD2和VDD1的电源端，并形成可存储输入信号Din的逻辑补偿值的反相锁存器。此外，由于反相器132-133的电源端被耦合到VDD2和VDD1(例如，而不是被分别耦合到VDD1和接地电位)，电平位移锁存电路130也可以电平位移输入信号Din以产生补偿电平位移输入信号Dhigh，输入信号Dhigh具有大约在VDD2和VDD1之间的电压摆动。例如，如果输入信号 Din被驱动高至VDD1，则反相器132驱动节点N3低至VDD1。响应于此，反相器133驱动节点N1B高至VDD2，从而保持节点N1B位于或接近VDD2。相反，如果输入信号Din被驱动至逻辑低状态(例如，至接地电位)，则反相器132驱动节点N3高至VDD2。响应于此，反相器133驱动节点N1B低至VDD1，从而保持节点N1B位于或接近VDD1。通过这种方式，输入信号Din的电压摆动可以从相对低的电压范围(在0伏特和VDD1之间)被电平位移到相对高的电压范围(在VDD1和VDD2之间)。由此产生的补偿电平位移输入信号Dhigh可通过节点 N3提供给PMOS上拉电路150。
PMOS上拉电路150包括第一PMOS晶体管151和第二PMOS晶体管152。第一PMOS晶体管151包括耦合到VDD2的源极、耦合到节点N3以接收补偿电平位移输入信号Dhigh的栅极以及耦合到第二PMOS晶体管152的源极的漏极。第二PMOS晶体管152包括耦合到偏置节点N4的栅极以及耦合到光驱动器100的输出端Nout的漏极。
以下描述了光驱动电路100的示例操作，为了讨论的目的，假设VDD1＝0.9伏特，VDD2＝1.8伏特。当输入信号Din处于逻辑高状态时(例如，位于或接近VDD1＝0.9伏特)，非电平位移锁存电路120驱动补偿非电平位移输入信号Dlow低至接地电位，例如保持NMOS 晶体管141处于非导电状态，从而隔离输出端Nout与接地电位。
输入信号Din的逻辑高状态使得电平位移锁存电路130驱动补偿电平位移输入信号Dhigh低至VDD1＝0.9伏特，导通PMOS晶体管151。更具体地，由于PMOS晶体管151的源极与VDD2＝1.8伏特相连，驱动PMOS晶体管151的栅极至VDD1＝0.9伏特会使PMOS晶体管151具有栅极至源极电压(Vgs)＝-0.9伏特伏特，导通PMOS晶体管151。PMOS晶体管152的栅极被连接到VDD1＝0.9伏特，从而PMOS晶体管152也被导通。因此，PMOS晶体管151-152都是导电的，并且可将输出端Nout拉高至VDD2＝1.8伏特。
当输入信号Din是逻辑低状态时(例如，位于或接近接地电位)，非电平位移锁存电路 120驱动补偿输入信号Dlow高至VDD1＝0.9伏特，从而导通NMOS晶体管141。输入信号Din的逻辑低状态使电平位移锁存电路130驱动补偿电平位移输入信号Dhigh高至VDD2＝1.8伏特，从而断开PMOS晶体管151。更具体地，由于PMOS晶体管151的源极与VDD2＝1.8伏特相连，例如，驱动PMOS晶体管151的栅极到VDD2＝1.8伏特维持PMOS晶体管151处于非导电状态，从而使输出端Nout与VDD2隔离。NMOS晶体管152的栅极与VDD1＝0.9伏特相连，从而导通 NMOS晶体管142。因此，NMOS晶体管141-142都是导电的，并且可将输出端Nout拉低至接地电位。
如上所述，光驱动电路100可以将电信号的电压摆动提高到更适于光信号的水平。更具体地，输入信号Din电压摆动大约在0伏特和0.9伏特之间，而光驱动电路100产生的输出信号Dout的电压摆动大约在0伏特和1.8伏特之间。然而，随着信息速率的增加，例如，由于与TX凸点160相关联的相对较大的输出负载电容(在某些实施方式中，这个值可能在70-90飞法之间)，图1的光驱动电路100可能无法在接地电位和VDD2(例如分别在逻辑高状态和逻辑低状态)之间足够快地转换输出信号Dout。电光转换器180还可进一步增大光驱动电路100的负载电容，从而使光驱动电路100更加无法被用于更高的数据速率。
此外，由电光转换器180的一个或多个元件引起的非线性失真可能导致电光转换器180 具有对输出信号Dout的上升沿和下降沿的非对称响应，这可能不合需要地导致转换后的光信号具有非对称的上升沿和下降沿。常规光驱动电路(例如光驱动电路100)采用的预失真技术通常是线性的，因此可能无法有效地补偿由电光转换器180引起的非线性失真。
根据本申请所涉及的方面，例如，与图1的光驱动电路100相比，所公开的光驱动电路以及操作的方法可以在不降低电压摆动的情况下实现更快速的输出信号的上升沿和下降沿转换。在某些方面，本申请所公开的光驱动电路可以包括电感电路，该电感电路被配置为在电输出信号的沿转换期间减小寄生电容。本申请公开的光驱动电路还可以补偿由电光转换器180引起的非线性失真，例如，通过独立地调节输出信号的上升沿和下降沿转换。在某些方面，第一控制信号可选择性地调节输出信号的上升沿转换的速度或持续时间，第二控制信号可选择性地调节输出信号的下降沿转换的速度或持续时间。通过这种方式，本申请所公开的光驱动电路可以补偿电光转换器对由光驱动电路产生的输出信号的上升沿和下降沿转换的非对称响应。
图2根据一些实施例示出了示例光驱动电路200。光驱动电路200被表示为包括缓冲电路210、非电平位移锁存电路220、电平位移锁存电路230、NMOS下拉电路240、PMOS 上拉电路250和电感电路260。在一些实施例中，缓冲电路210可类似于图1的缓冲电路 110，非电平位移锁存电路220可类似于图1的非电平位移锁存电路120，电平位移锁存电路230可类似于图1的电平位移锁存电路130。因此，如上文参考图1所述，输入信号Din可被缓冲电路210缓冲(例如放大)，然后被提供给非电平位移锁存电路220和电平位移锁存电路230。非电平位移锁存电路220可以产生电压摆动大约在VDD1和接地电位之间的补偿输入信号Dlow，而电平位移锁存电路230可以产生电压摆动大约在VDD2和VDD1之间的补偿电平位移输入信号Dhigh。因此，补偿非电平位移输入信号Dlow和补偿电平位移输入信号 Dhigh的逻辑状态可以是输入信号Din的逻辑状态的逻辑补偿。
补偿输入信号Dlow可以被提供至NMOS下拉电路240，补偿电平位移输入信号Dhigh可以被提供至PMOS上拉电路250。PMOS上拉电路250可以包括耦合到VDD2的电源节点202、响应于输入信号Din的输入节点、响应于第一控制信号CTR_1的控制节点以及电感耦合到光驱动电路200的输出端204的输出节点NP。在一些实施例中，PMOS上拉电路250可以由串联耦合在电感电路260和VDD2之间的PMOS晶体管251-253形成。更具体地，PMOS晶体管252 的漏极在节点NP处耦合到电感电路260的第二端，PMOS晶体管252的源极被耦合到PMOS 晶体管251的漏极。PMOS晶体管251的源极被耦合到PMOS晶体管253的漏极，PMOS晶体管253的源极耦合到VDD2。PMOS晶体管251的栅极被配置为接收补偿电平位移输入信号 Dhigh，PMOS晶体管252的栅极耦合到偏置节点Nbias，PMOS晶体管253的栅极被配置为接收第一控制信号CTR_1。
NMOS下拉电路240可以包括耦合到接地电位的电源节点203、响应于输入信号Din的输入节点、响应于第二控制信号CTR_2的控制节点以及电感耦合到光驱动电路200的输出端204的输出节点NN。在一些实施例中，NMOS下拉电路240可以由串联耦合在电感电路260 和接地电位之间的NMOS晶体管241-243形成。更具体地，NMOS晶体管242的漏极在节点 NN处耦合到电感电路260的第一端，NMOS晶体管242的源极耦合到NMOS晶体管241的漏极。NMOS晶体管241的源极耦合到NMOS晶体管243的漏极，NMOS晶体管243的源极耦合到接地电位。NMOS晶体管241的栅极被配置为接收补偿输入信号Dlow，NMOS晶体管242的栅极耦合到偏置节点Nbias，NMOS晶体管243的栅极被配置为接收第二控制信号CTR_2。在一些实施例中，偏置节点Nbias可以耦合到VDD1，例如图2所示。
根据本申请所涉及的方面，第一控制信号CTR_1可用于控制或调节输出信号Dout的上升沿转换，第二控制信号CTR_2可用于控制或调节输出信号Dout的下降沿转换。更具体地，PMOS上拉电路250可被配置为基于第一控制信号CTR_1调节输出信号Dout的上升沿转换，NMOS下拉电路240可被配置为根据第二控制信号CTR_2调节输出信号Dout的下降沿转换。在某些方面，PMOS上拉电路250和NMOS下拉电路240可以相互独立地分别控制或调节输出信号Dout的上升沿转换和输出信号Dout的下降沿转换。
在一些实施例中，第一控制信号CTR_1和第二控制信号CTR_2可以至少部分地基于信息，该信息指示电光转换器180对输出信号Dout的上升沿转换和下降沿转换的非对称响应。通过这种方式，第一控制信号CTR_1和第二控制信号CTR_2可以分别地调节输出信号Dout的上升沿转换速度和/或输出信号Dout的下降沿转换速度，以在输出信号Dout中提供预加重来补偿电光转换器180中固有的非线性。
更具体地，在输出信号Dout的上升沿转换期间，通过选择性地调节PMOS晶体管253的栅极电压，第一控制信号CTR_1可以独立地控制或调节PMOS上拉电路250将输出端204 拉高至VDD2的速度。例如，可以降低第一控制信号CTR_1的电压(例如更小的正电压)以增加流过PMOS晶体管253的电流，从而提高输出信号Dout的上升沿转换的速度；可以增加第一控制信号CTR_1的电压(例如更大的正电压)以减少流过PMOS晶体管253的电流，从而降低输出信号Dout的上升沿转换的速度。类似地，在输出信号Dout的下降沿转换期间，通过选择性地调节NMOS晶体管243的栅极电压，第二控制信号CTR_2可以独立地控制或调节NMOS上拉电路240将输出端204拉低至接地电位的速度。例如，可以增加第二控制信号CTR_2的电压(例如更大的正电压)以增加流过NMOS晶体管243的电流，从而提高输出信号Dout的下降沿转换速度；可以降低第二控制信号CTR_2的电压(例如更小的正电压)以减少流过NMOS晶体管243的电流，从而降低输出信号Dout的下降沿转换速度。通过这种方式，光驱动电路200可使得输出信号Dout的上升沿转换和下降沿转换显示出非对称性，该非对称性补偿电光转换器180的非对称响应。
第一控制信号CTR_1和第二控制信号CTR_2可由光驱动电路200内或与光驱动电路200 耦合的任何合适的电路产生。例如图2所示的，光驱动电路200被表示为包括存储器190，存储器190被配置为提供或产生第一控制信号CTR_1和第二控制信号CTR_2。存储器190可以是任何合适的存储电路或存储设备(例如非易失性存储器)，其可以存储电压电平或电压值表示用于第一控制信号CTR_1和第二控制信号CTR_2的电压电平。在一些实施例中，存储器190可以存储用于第一控制信号CTR_1和第二控制信号CTR_2中的每个控制信号的多个电压或值。存储器190中存储的用于第一控制信号CTR_1和第二控制信号CTR_2的电压或值可基于电光转换器180的非对称响应行为。在某些方面，可以使用眼图来确定电光转换器180的非对称响应行为，例如，下面参考图4B所描述的。在其他方面，电光转换器180可以提供反馈信号(为简单起见未示出)，反馈信号指示其对输出信号Dout的上升沿转换和下降沿转换的非对称响应，并且反馈信号可用于选择和/或更新存储在存储器190 中的用于第一控制信号CTR_1和第二控制信号CTR_2中的每个控制信号的电压或值。
存储器190可由光驱动电路200的制造商、光驱动电路200的测试者、光驱动器电路200的使用者或其任何组合来编程。在某些方面，存储器190可以现场用合适的用于第一和第二控制信号CTR_1和CTR_2的值来编程(例如手动编程或通过空中下载(OTA)更新)。此外，或者可供选择地，存储器190中所存储的用于第一控制信号CTR_1和第二控制信号 CTR_2的值可以现场动态地更新。
在其他一些实施例中，存储器190可以是/或包括查找表(LUT)以存储可被选择的、用于第一控制信号CTR_1和第二控制信号CTR_2中的每个控制信号的多个电压或值，例如响应于选定信号(SEL)而选择。选定信号(SEL)可基于或可指示补偿电光转换器180的非对称响所需的沿转换设置。通过这种方式，光驱动电路200可以在输出信号Dout中提供一定水平的预加重，以补偿电光转换器180中的非线性。
NMOS晶体管241-243和PMOS晶体管251-253内部或与NMOS晶体管241-243和PMOS晶体管251-253相关联的寄生电容可能会不合期望地提高光驱动电路200的输出端204上的电容负载。例如，NMOS晶体管242中的某些N-P接头(例如NMOS晶体管242的漏极与主体之间的N-P接头以及NMOS晶体管242的源极与主体之间的N-P接头)可以形成具有寄生电容的体二极管(body diode)。类似地，PMOS晶体管252中的某些P-N接头(例如 PMOS晶体管252的漏极和主体之间的P-N接头以及PMOS晶体管252的源极和主体之间的 P-N接头)可以形成具有寄生电容的体二极管。
电感电路260可以包括在PMOS上拉电路250和NMOS下拉电路240之间串联连接的第一电感器261和第二电感器262。如图2所示，第一电感器261耦合在PMOS晶体管252的源极和输出端204之间，第二电感器262耦合在NMOS晶体管242的漏极和输出端204之间。在某些实例中，第一电感器261和第二电感器262可能各自具相同的大小和形状，并且可以堆叠在彼此的顶部，例如下文参考图5所详细描述的。通过这种方式，第一电感器 261和第二电感器262可以彼此电磁耦合，从而带来第一电感器261和第二电感器262之间的互感，从而可以增加电感电路260的总电感。在某些方面，第一电感器261和第二电感器262之间的互感可能至少部分地基于第一电感器261和第二电感器262之间分隔的距离。
根据本申请所涉及的方面，电感电路260可以降低或隔离NMOS下拉电路240和PMOS上拉电路250中的寄生电容，从而通过降低光驱动电路200的总负载电容而允许输出信号Dout中的更快的沿转换(例如，相比于图1中的光驱动电路100)。更具体地，在输出信号 Dout的上升沿转换期间，第一电感器261可以减少或隔离PMOS上拉电路250内的寄生电容；在输出信号Dout的下降沿转换期间，第二电感器262可以减少或隔离NMOS下拉电路240内的寄生电容，例如下文参考图3A-3B所更详细描述的。
图3A是根据一些实施例描述与输出信号Dout的下降沿转换相关联的图2的光驱动电路 200的示例操作的框图300A。以图3A为例，VDD1＝0.9伏特，VDD2＝1.8伏特(虽然VDD1和VDD2还可使用其他合适的电源电压)。同时参考图2，当输入信号Din处于逻辑高状态时，非电平位移锁存电路220将补偿输入信号Dlow拉低至接近接地电位，电平位移锁存电路230 将补偿电平位移输入信号Dhigh拉高至接近0.9伏特。Dlow的逻辑低状态使NMOS晶体管241 断开，这可以使输出端204与接地电位隔离。Dhigh的逻辑低状态使PMOS晶体管251导通，这可以将输出端204保持在VDD2＝1.8伏特或接近VDD2＝1.8的逻辑高状态。
当输入信号Din从逻辑高状态转换到逻辑低状态时，非电平位移锁存电路220驱动补偿输入信号Dlow高至大约0.9伏特，电平位移锁存电路230驱动补偿电平位移输入信号Dhigh高至大约1.8伏特。结果是，NMOS晶体管241的栅极电压从接地电位转换到大约0.9伏特并导通NMOS晶体管241；PMOS晶体管251的栅极电压从大约0.9伏特转换到大约1.8伏特，并断开PMOS晶体管251。NMOS晶体管241-243的导电状态使得电流从TX凸点160流到接地电位，从而通过NMOS下拉电路240将输出端204拉低至接地电位。更具体地，当电流通过第一电感器261和NMOS下拉电路240从输出端204流向接地电位时，输出端204 从大约1.8伏特放电到大约0V，从而导致输出信号Dout的下降沿转换。
当电流流过NMOS下拉电路240并使输出端204放电时，PMOS晶体管251中的寄生电容可能越来越多地负载输出端204，这反过来可能限制输出信号Dout的下降沿转换的速度。根据本申请所涉及的方面，第一电感器261可有效地使PMOS晶体管251的寄生电容(以及任何与其他PMOS晶体管252和253相关联的寄生电容)从输出端204隐藏，例如，从而这些寄生电容不影响输出端204上的电容负载。
更具体地，由于第一电感器261的电抗与频率有关(因此第一电感器261的阻抗随着频率的增加而增大)，从TX凸点160流向接地电位的电流的高频分量可以增加第一电感器261的阻抗，从而第一电感器261有效地使与PMOS上拉电路250相关联的寄生电容从输出端204解耦分离。通过这种方式，第一电感器261可以防止这些寄生电容影响输出端 204上的总负载电容，从而降低了输出负载电容(与图1的光驱动电路100相比)。
图3B是根据一些实施例描述与输出信号Dout的上升沿转换相关联的图2的光驱动电路的示例操作的框图300B。以图3B为例，VDD1＝0.9伏特，VDD2＝1.8伏特(虽然VDD1和VDD2可以用其他合适的电源电压)。同时参考图2，当输入信号Din从逻辑低状态转换到逻辑高状态时，非电平位移锁存电路220将补偿输入信号Dlow从大约0.9伏特转换到接地电位，电平位移锁存电路230将补偿电平位移输入信号Dhigh从大约1.8伏特转换到大约0.9伏特。因此，NMOS晶体管241的栅极电压从大约0.9伏特转换为接地电位并断开NMOS晶体管241， PMOS晶体管251的栅极电压从大约1.8伏特转换为大约0.9伏特并导通PMOS晶体管251。 PMOS晶体管251-253的导电状态使得电流从VDD2流向TX凸点160，从而通过PMOS上拉电路250将输出端204拉高至VDD2。更具体地说，当电流通过第一电感器261和PMOS上拉电路250从VDD2流向输出端204时，输出端204从0伏特充电至大约1.8伏特，从而导致输出信号Dout的上升沿转换。
当电流流过PMOS上拉电路250并向输出端204充电时，NMOS晶体管241中的寄生电容可能越来越多地加载输出端204，这反过来可能限制输出信号Dout的上升沿转换的速度。根据本申请涉及的方面，第二电感器262可有效地使NMOS晶体管241的寄生电容(以及与其他NMOS晶体管242和243相关联的任何寄生电容)与输出端204隔离，例如，从而这些寄生电容不影响输出端204上的电容负载。
更具体地，因为第二电感器262的电抗与频率有关(因此第二电感器262的阻抗随着频率的增加而增大)，从VDD2流向TX凸点160的电流的高频分量可以增加第二电感器262的阻抗，从而第二电感器262有效地使与NMOS下拉电路240相关联的寄生电容从输出端 204解耦。通过这种方式，第二电感器262可以防止这些寄生电容影响输出端204上的总负载电容，从而降低了输出负载电容(与图1的光驱动电路100相比)。
此外，随着工作频率的增加和/或随着输出信号Dout的沿转换越发急剧，电感电路260 防止寄生电容在输出信号Dout的沿转换期间电容性负载输出端204的能力可以得到提高。例如，随着光驱动电路200的工作频率的增加，第一电感器261和第二电感器262的阻抗也随之增加。结果是，第一电感器261可更有效地防止与PMOS上拉电路250相关联的寄生电容电容性负载输出端204，第二电感器262可更有效地防止与NOMS下拉电路240相关联的寄生电容电容性负载输出端204。
在一些实施例中，例如与图1的光驱动电路100相比，电感电路260可以增加与光驱动电路200相关联的纵向眼开启度(vertical eye opening)和/或减少与光驱动电路200相关联的峰对峰抖动(peak-to-peak jitter)。例如，图4A示出了与图1的光驱动电路 100相关联的在数据速率为大约56Gb/s的情况下的示例眼图400A。光驱动电路100显示大约1.2伏特的纵向眼开启度410，并具有大约3.8皮秒的峰对峰抖动420。
图4B显示了与图2的光驱动电路200相关联的在数据速率为大约56Gb/s的情况下的示例眼图400B。光驱动电路200显示大约1.55伏特的纵向眼开启度430，并且具有大约1.2皮秒的峰对峰抖动440。因此，基于眼图400A和400B之间的比较，光驱动电路200 具有的纵向眼开启度430比图1的光驱动电路100的纵向眼开启度410大1.55-1.2＝0.35 伏特，这表示其在图1的光驱动电路100的基础上增加了大约30％。此外，光驱动电路200 具有的峰对峰抖动440比图1的光驱动电路100的峰对峰抖动420少3.8-1.2＝2.6皮秒。在某些方面，从示例眼图400B获得的信息可用于确定或测量电光转换器180的非对称响应特性。
图2的电感电路260的特殊结构还可以提高光驱动电路200的性能。在一些实施例中，第一电感器261和第二电感器262可以是在半导体器件的不同金属层中形成的相同结构(为简单起见而未示出)，并且在彼此的顶部上对齐或布置，例如，以增加第一电感器261 和第二电感器262之间的电感耦合。增加第一电感器261和第二电感器262之间的电感耦合可以增加电感电路260的总电感，这反过来又增强电感电路260在输出信号Dout的上升沿转换期间隐藏与NMOS下拉电路240相关联的寄生电容的能力，以及增强电感电路260 在输出信号Dout的下降沿转换期间隐藏与PMOS上拉电路250相关联的寄生电容的能力。此外，将第一电感器261和第二电感器262配置为具有相同的形状(以及大小)并且彼此对齐不仅可以减少电路面积，并且可以确保与NMOS下拉电路240以及PMOS上拉电路250的连接之间的对称性，这反过来可以确保NMOS下拉电路240与PMOS上拉电路250之间的平衡运行。电感电路260还可以在NMOS下拉电路240和PMOS上拉电路250之间提供电感耦合。在某些方面，所述电感耦合可能具有高自谐振频率，所述高自谐振频率可减少由第一电感器261和第二电感器262引起的在输出端204上的电容性负载。
图5A根据一些实施例示出了示例电感电路500的俯视图，图5B示出了沿图5A的线XY的示例电感电路500的侧视图。在某些方面，电感电路500可以是图2的电感电路260 的一个实施例。在其它方面，图2的电感电路260还可能使用其他合适的电感电路。电感电路500被表示为包括第一电感线圈510和第二电感线圈520。第一电感线圈510可以是图2的第一电感器261的一个实施例，而第二电感线圈520可以是图2的第二电感器262 的一个实施例。如图5所示，第一电感线圈510和第二电感线圈520每个都具有相同尺寸的矩形形状，每个电感线圈都包括相同的线圈匝数，并且每个电感线圈都包括通过导电通孔530耦合到公共节点NA的第一端。第一电感线圈510包括耦合到节点NB的第二端，第二电感线圈520包括耦合到节点NC的第二端。在某些方面，公共节点NA可相当于图2的光驱动电路200的输出端204，节点NB可相当于图2的NMOS下拉电路240的输出节点NN，节点 NC可相当于图2的PMOS上拉电路250的输出节点NP。
在一些实施例中，例如图5的俯视图所示的，第一电感线圈510和第二电感线圈520形成在不同的金属层中，并且在彼此的顶部上对齐。虽然在图5中示例电感电路500被描述为具有矩形形状，但是应当理解，电感电路500也可以是其他合适的形状、大小和配置。例如，在其他实施例中，电感电路500可以包括圆形、八角形或其他合适形状的电感线圈。
模拟显示：对于耦合系数为0.74的第一电感线圈510和第二电感线圈520，图5的电感电路500可具有450pH的有效电感，以及具有大约95GHz的相对较高的自谐振频率(SRF)。由于大多数光收发器的工作频率都小于95GHz，电感电路500在相关联的光驱动电路(例如图2的光驱动电路200)上提供的电容性负载可以忽略不计。
图6是根据一些示例实施例用于操作光驱动电路的示例性操作600的流程图。虽然下文是针对图2的光驱动电路200进行的描述，但是任何合适的光驱动电路均可以执行示例性操作600。首先，光驱动电路200可以在输入端201接收输入信号Din(602)。在某些方面，输入信号Din被缓冲电路210缓冲(例如被放大)，然后被提供给非电平位移锁存电路220和电平位移锁存电路230。
光驱动电路200可以电平位移输入信号以在其输出端204处产生输出信号(604)。例如，非电平位移锁存电路220可以产生补偿输入信号Dlow，补偿输入信号Dlow具有大约在接地电位和VDD1之间的相对较低的电压摆动，而电平位移锁存电路230可以产生补偿电平位移输入信号Dhigh，补偿电平位移输入信号Dhigh具有大约在VDD1和VDD2之间的相对较高电压摆动。
光驱动电路200可以基于第一控制信号调节输出信号的上升沿转换(606)。在一些实施例中，PMOS上拉电路250可以基于第一控制信号CTR_1通过选择性地调节PMOS晶体管251的栅极电压来控制或调节输出信号Dout的上升沿转换。例如，可以减小第一控制信号CTR_1的电压(例如更小的正电压)以增加通过PMOS晶体管253的电流，从而增加输出信号Dout的上升沿转换的速度，以及可以增大第一控制信号CTR_1的电压(例如更大的正电压)以减少通过PMOS晶体管253的电流，从而降低输出信号Dout的上升沿转换的速度。
光驱动电路200可以基于第二控制信号调节输出信号的下降沿转换(608)。在一些实施例中，NMOS下拉电路240可以基于第二控制信号CTR_2通过选择性地调节NMOS晶体管241的栅极电压来调节输出信号的下降沿转换。例如，可以增大第二控制信号CTR_2的电压(例如更大的正电压)以增加流经NMOS晶体管243的电流，从而增加输出信号Dout的下降沿转换的速度，以及可以减小第二控制信号CTR_2的电压(例如更小的正电压)以减少通过NMOS晶体管243的电流，从而降低输出信号Dout的下降沿转换的速度。
光驱动电路200可以在输出信号的上升沿转换期间使下拉电路240中的寄生电容与输出端204隔离(610)。在一些实施例中，例如，第二电感器262可以使NMOS晶体管241 的寄生电容(以及与其他NMOS晶体管242和243相关联的任何寄生电容)与输出端204 隔离，例如，这些寄生电容将因此不电容性负载输出端204。
光驱动电路200可以在输出信号204的下降沿转换期间使上拉电路250中的寄生电容与输出端隔离(612)。在一些实施例中，例如，第一电感器261可以使PMOS晶体管251 的寄生电容(以及与其他PMOS晶体管252和253相关联的任何寄生电容)与输出端204 隔离，例如，这些寄生电容将因此不电容性负载输出端204。
图7是根据一些实施例描述为第一控制信号和第二控制信号选择值的示例操作700的说明性流程图，其中第一控制信号和第二控制信号与图2的光驱动电路200相关。虽然下文是关于图2的光驱动电路200的描述，但是任何合适的光驱动电路也可以执行示例操作700。
光驱动电路200可以确定电光转换器180对输出信号的上升沿和下降沿转换的非对称响应(702)。在某些方面，电光转换器180的非对称响应可以使用眼图来确定，例如前文关于图4B所描述的。在其他方面，电光转换器180可以提供反馈信号(为简洁起见未示出)，该反馈信号指示电光转换器180对输出信号Dout的上升沿转换和下降沿转换的非对称响应。
光驱动器200可以基于已确定的非对称响应来为第一控制信号CTR_1和第二控制信号 CTR_2选择值(704)。在某些方面，为第一控制信号CTR_1和第二控制信号CTR_2选择的值可被配置为在输出信号Dout中提供一定程度的预加重，以补偿电光转换器180的非对称响应。
光驱动电路200可以将为第一制信号CTR_1和第二控制信号CTR_2选择的值存储在光驱动电路200的存储器190中(706)。在某些方面，一个选定的值可以被存储在存储器 190中用于第一制信号CTR_1和第二控制信号CTR_2中的每个控制信号。在其他方面，多个选定的值可以被存储在存储器190中用于第一制信号CTR_1和第二控制信号CTR_2中的每个控制信号。
本领域技术人员将认识到，可以使用各种方法和技术中的任何方法和技术表示信息和信号。例如，上文描述中所引用的数据、指令、命令、信息、信号、比特、符号和芯片可以用电压、电流、电磁波、磁场或磁粒子、光场或光粒子，或其中的任何组合表示。
此外，本领域技术人员也将认识到，与本申请所涉及方面有关的各种说明性逻辑块、模块、电路和算法步骤可以在电子硬件、计算机软件或两者的组合中实施。为了清楚地说明硬件和软件的这种可交换性，上文对各种说明性组件、块、模块、电路和步骤的功能进行了大致描述。这些功能是作为硬件还是软件进行实施取决于对整个系统施加的特定应用程序和设计限制。对于每个特定的应用，技术人员可以通过不同的方式实施所述功能，但是这种实施决定不应被解释为偏离了本申请的范围。
与本申请所涉及方面有关的方法、序列或算法可以直接包含在硬件中、由处理器执行的软件模块中、或两者的组合中。软件模块可以存储在RAM锁存器、闪存锁存器、ROM锁存器、EPROM锁存器、EEPROM锁存器、寄存器、硬盘、可移动磁盘、光盘或已知的任何其他形式的所属领域的存储介质中。将示例存储介质耦合到处理器，以使处理器能够从存储介质中读取信息，以及将信息写入存储介质。可供选择地，存储介质是与处理器一体的。
在上述说明中，参照其中具体实施例对所述实施例进行了描述。然而，在不背离所附权利要求所规定的更广泛的范围的情况下，明显地可以对其进行各种修改和变更。因此，说明书和附图应被视为具有说明性而不具有限制性。

Claims (15)

1.一种光驱动电路，其特征在于，所述光驱动电路包括：
输入端，用以接收输入信号；
输出端，用以产生电平位移的输出信号；
上拉电路，所述上拉电路包括响应于所述输入信号的输入节点和电感耦合到所述输出端的输出节点，并被配置为基于第一控制信号调节所述输出信号中的上升沿转换；
下拉电路，所述下拉电路包括响应于所述输入信号的输入节点和电感耦合到所述输出端的输出节点，并被配置为基于第二控制信号调节所述输出信号中的下降沿转换；以及
电感电路，所述电感电路包括：
第一电感器，所述第一电感器耦合在所述上拉电路的输出节点和所述光驱动电路的输出端之间；以及
第二电感器，所述第二电感器耦合在所述下拉电路的输出节点和所述光驱动电路的输出端之间。
2.根据权利要求1所述的光驱动电路，其特征在于，所述第一控制信号和第二控制信号基于关联的电光转换器对所述输出信号的上升沿转换与下降沿转换的非对称响应。
3.根据权利要求1所述的光驱动电路，其特征在于，所述光驱动电路还包括：
存储器，所述存储器被配置为存储所述第一控制信号和第二控制信号中的每一个控制信号的多个值，其中所述输出信号的上升沿转换的速度至少部分地基于所述第一控制信号的选定值，所述输出信号的下降沿转换的速度至少部分地基于所述第二控制信号的选定值。
4.根据权利要求1所述的光驱动电路，其特征在于，所述第一电感器被配置为在所述输出信号的下降沿转换期间使所述上拉电路中的寄生电容与所述输出端隔离，以及所述第二电感器被配置为在所述输出信号的上升沿转换期间使所述下拉电路中的寄生电容与所述输出端隔离。
5.根据权利要求1所述的光驱动电路，其特征在于，在所述输出信号的下降沿转换期间，所述第一电感器的阻抗至少部分地基于所述输出信号的高频分量而增加。
6.根据权利要求1所述的光驱动电路，其特征在于，在所述输出信号的上升沿转换期间，所述第二电感器的阻抗至少部分地基于所述输出信号的高频分量而增加。
7.根据权利要求1所述的光驱动电路，其特征在于，所述第一电感器和所述第二电感器彼此串联耦合，所述第一电感器包括形成在半导体器件的第一金属层中的第一电感线圈，所述第二电感器包括形成在所述半导体器件的第二金属层中的第二电感线圈，其中所述第一电感线圈和所述第二电感线圈彼此对齐。
8.根据权利要求7所述的光驱动电路，其特征在于，所述第一电感线圈和第二电感线圈的第一端通过形成在所述半导体器件中的通孔耦合到所述输出端，所述第一电感线圈和第二电感线圈的第二端彼此对齐。
9.一种光驱动电路，其特征在于，所述光驱动电路包括：
输入端，用以接收输入信号；
输出端，用以产生电平位移的输出信号；
上拉电路，所述上拉电路包括耦合到电源电压的电源节点、响应于所述输入信号的输入节点、响应于第一控制信号的控制节点和电感耦合到所述输出端的输出节点；
下拉电路，所述下拉电路包括耦合到接地电位的电源节点、响应于所述输入信号的输入节点、响应于第二控制信号的控制节点和电感耦合到所述输出端的输出节点；以及
电感电路，所述电感电路耦合到所述输出端，所述电感电路被配置为在所述输出信号的下降沿转换期间使所述上拉电路中的寄生电容与所述输出端隔离，以及在所述输出信号上升沿转换期间使所述下拉电路中的寄生电容与所述输出端隔离。
10.根据权利要求9所述的光驱动电路，其特征在于，所述电感电路包括：
第一电感器，所述第一电感器耦合在所述上拉电路的所述输出节点与所述光驱动电路的所述输出端之间；以及
第二电感器，所述第二电感器耦合在所述下拉电路的所述输出节点与所述光驱动电路的所述输出端之间，其中所述第一电感器与所述第二电感器相互电感耦合。
11.根据权利要求10所述的光驱动电路，其特征在于，所述第一电感器和所述第二电感器彼此串联耦合，所述第一电感器包括形成在半导体器件的第一金属层中的第一电感线圈，所述第二电感器包括形成在所述半导体器件的第二金属层中的第二电感线圈。
12.根据权利要求11所述的光驱动电路，其特征在于，所述第一电感线圈和所述第二电感线圈是相同的在彼此顶部对齐的结构。
13.根据权利要求12所述的光驱动电路，其特征在于，所述第一电感线圈和所述第二电感线圈的第一端通过形成在所述半导体器件中的通孔耦合到所述输出端，所述第一电感线圈和所述第二电感线圈的第二端彼此对齐。
14.根据权利要求9所述的光驱动电路，其特征在于，所述上拉电路被配置为基于所述第一控制信号调节所述输出信号的上升沿转换，所述下拉电路被配置为基于所述第二控制信号调节所述输出信号的下降沿转换。
15.根据权利要求14所述的光驱动电路，其特征在于，所述第一控制信号和所述第二控制信号基于关联的电光转换器对所述输出信号的上升沿转换与下降沿转换的非对称响应。
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