CN208939920U - 电平移位器电路 - Google Patents

电平移位器电路 Download PDF

Info

Publication number
CN208939920U
CN208939920U CN201821395453.9U CN201821395453U CN208939920U CN 208939920 U CN208939920 U CN 208939920U CN 201821395453 U CN201821395453 U CN 201821395453U CN 208939920 U CN208939920 U CN 208939920U
Authority
CN
China
Prior art keywords
circuit
transistor
switching
signal
circuit part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201821395453.9U
Other languages
English (en)
Inventor
A·A·亚历山德罗
I·B·米拉贝拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Application granted granted Critical
Publication of CN208939920U publication Critical patent/CN208939920U/zh
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/0033—Radiation hardening
    • H03K19/00338—In field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

一种电平移位器电路，其操作为移位以第一组电源电压为参考的输入信号，以生成以第二组电源电压为参考的输出信号。来自电平移位器电路的输出信号被锁存器电路锁存。逻辑门具有被配置为接收输入信号的第一输入、被配置为接收反馈信号的第二输入以及被耦合到电平移位电路的输入的输出。反馈电路具有被配置为接收输出信号的第一输入、被配置为接收输入信号的第二输入以及被配置为生成反馈信号的输出。反馈电路操作为感测在不存在输入信号的切换时发生的输出信号的不受控制的切换事件，以及响应于此而施加反馈信号以取消不受控制的切换事件。

Description

电平移位器电路
技术领域
本描述涉及电平移位器电路。
一个或多个实施例可以用于各种应用，诸如例如模拟集成电路(IC)DC/DC转换器、信号切换、数字信号的电平移位。一个或多个实施例可以应用到抗辐射(rad-hard)集成电路，诸如例如用于针对空间应用或医疗设备的电子器件中的高侧和低侧MOSFET驱动器IC。
背景技术
电平移位器电路被广泛用在集成电路中，用于将信号从一个电压域传递到另一电压域。在转变期间，电平移位器可能暴露于“假”切换，这应期望地被抵消。使电平移位器快速是另一期望的点，然而这可能涉及转变期间的高电流消耗。
尽管在该范围中有广泛的活动，但是期望改进的解决方案，以便解决各种问题。利用锁存器操作减少电平移位器中的电流消耗并且同时有助于恒定反馈是这样的问题的示例。
实用新型内容
一个或多个实施例可以涉及电平移位器电路(例如，用于先前所示的应用中的抗辐射(rad-hard)集成设备)。
一个或多个实施例可以提供以下优点中的一个或多个优点：
-增加的速度和减少的电流消耗；
-利用具有非常小占空比的以下信号的能力，可以避免脉冲过大；
-有助于输入信号水平的连续读取，这在抗辐射(rad-hard)环境中是有用的，在该抗辐射环境中电离离子可以引起“假”切换(例如，电路输出信号的不期望的不受控制的切换，其与到电路的输入信号中的任何切换无关)；
-经由反馈立即可恢复的输出信号水平；
-减少的脉冲持续时间。
在一个方面，提供了一种电平移位器电路。该电平移位器电路包括：第一电路部分，具有第一组电源节点和接地，第一电路部分包括至少一个第一开关元件，该至少一个第一开关元件被配置用于接收切换输入信号；第二电路部分，具有第二组电源节点和接地，其中第二电路部分包括：i)至少一个第二开关元件，被耦合到第一电路部分中的至少一个第一开关元件，第二电路部分中的至少一个第二开关元件被配置用于由于第一电路部分中的至少一个第一开关元件的切换而进行切换，ii)锁存器电路块，被至少一个第二开关元件驱动，并且具有至少一个锁存器输出，其中至少一个锁存器输出的切换是通过第二电路部分中的至少一个第二开关元件的切换来被控制，以在至少一个锁存器输出处提供切换输入信号的电平移位复制，该切换输入信号被施加到第一电路部分中的至少一个第一开关元件；以及反馈网络，在至少一个锁存器输出与第一电路部分中的至少一个第一开关元件之间，反馈网络被配置用于感测在不存在第一电路部分中的至少一个第一开关元件的切换时发生的至少一个锁存器输出的不受控制的切换事件，以及用于向第一电路部分中的至少一个第一开关元件施加强制切换信号，以取消在至少一个锁存器输出处的不受控制的切换事件。
在一个或多个实施例中，反馈网络可以包括至少一个网络分支，该至少一个网络分支包括：第一晶体管和第二晶体管，被布置为它们的电流路径串联，第一晶体管和第二晶体管具有控制端子，该控制端子被耦合到至少一个锁存器输出和至少一个第一开关元件，以分别感测所述电平移位复制和所述切换输入信号；以及电流传感器，对经过第一晶体管和第二晶体管的电流路径的电流敏感，电流传感器被耦合到第一电路部分中的第一开关元件，以对其施加所述强制切换信号，以取消在至少一个锁存器输出处的不受控制的切换事件。
在一个或多个实施例中，反馈网络中的至少一个网络分支可以被设置在第二组电源节点和接地中的电源节点和第一组电源节点和接地中的接地之间。
在一个或多个实施例中，电流传感器可以包括电阻器，该电阻器由经过第一晶体管和第二晶体管的电流路径的电流穿过。
在一个或多个实施例中，该电平移位器电路可以包括至少一个逻辑门，该至少一个逻辑门驱动第一电路部分中的至少一个第一开关元件，至少一个逻辑门具有：第一输入，用于接收所述切换输入信号；以及第二输入，被耦合到反馈网络，并且被配置用于从其中接收所述强制切换信号。
在一个或多个实施例中，至少一个逻辑门可以包括与(AND)门，该与门具有：第一输入，用于接收所述切换输入信号；以及第二输入，被耦合到反馈网络，并且被配置用于从其中接收所述强制切换信号。
在一个或多个实施例中：第一电路部分可以包括一对所述第一开关元件，其被配置用于接收互补的切换输入信号对；第二电路部分可以包括一对所述第二开关元件，每个第二开关元件被耦合到第一电路部分中的第一开关元件中的相应的一个第一开关元件，第二电路部分中的第二开关元件被配置用于由于第一电路部分中的相应的第一开关元件的切换而进行切换；锁存器电路块包括一对互补的锁存器输出，其中锁存器输出的切换是通过第一电路部分中的相应的第一开关元件的切换来被控制，以在锁存器输出处提供切换输入信号的电平移位复制，该切换输入信号被施加到第一电路部分中的第一开关元件，并且反馈网络被配置用于感测在不存在第一电路部分中的相应的第一开关元件的切换时发生的锁存器输出的不受控制的切换事件，以及用于向第一电路部分中的第一开关元件施加强制切换信号，以取消在锁存器输出处的不受控制的切换事件。
在一个或多个实施例中，该电平移位器电路进一步包括用户电路，其被耦合到所述锁存器电路块，以从其中接收切换输入信号的所述电平移位复制，该切换输入信号被施加到第一电路部分中的至少一个第一开关元件。
在一个或多个实施例中，该电平移位器电路可以形成抗辐射集成电路设备。
在另一个方面，提供了一种电平移位器电路。该电平移位器电路包括：电平移位电路，被配置为移位以第一组电源节点和接地为参考的输入信号，以生成以第二组电源节点和接地为参考的输出信号，所述输出信号被锁存器电路锁存；逻辑门，具有被配置为接收所述输入信号的第一输入、被配置为接收反馈信号的第二输入以及被耦合到所述电平移位电路的输入的输出；以及反馈电路，具有被配置为接收所述输出信号的第一输入、被配置为接收所述输入信号的第二输入以及被配置为生成所述反馈信号的输出，其中所述反馈电路操作为感测在不存在所述输入信号的切换时发生的所述输出信号的不受控制的切换事件，以及响应于此而施加所述反馈信号以取消所述不受控制的切换事件。
在一个或多个实施例中，所述反馈电路包括：第一晶体管和第二晶体管，具有串联耦合的电流路径，其中所述第一晶体管的控制端子被配置为接收所述输出信号，并且其中所述第二晶体管的控制端子被配置为接收所述输入信号；以及电流传感器，被配置为感测经过所述第一晶体管和所述第二晶体管的所述电流路径的电流流动，并且响应于感测的所述电流流动而生成所述反馈信号。
在一个或多个实施例中，串联耦合的所述第一晶体管和所述第二晶体管被耦合在所述第二组中的所述电源节点与所述第一组中的所述接地之间。
在一个或多个实施例中，所述电流传感器是电阻器，所述电阻器由经过所述第一晶体管和所述第二晶体管的所述电流路径的所述电流流动穿过。
在一个或多个实施例中，所述逻辑门是与门。
根据实施例的电平移位器电路具有前述的一个或多个优点。
附图说明
现在将参照附图通过仅示例的方式描述一个或多个实施例，在附图中：
图1是包括锁存器的电平移位器的框图；
图2是在如图1中所示的电平移位器中可以出现的某些信号的示例；
图3是包括锁存器的电平移位器的另一框图；
图4是在如图3中所示的电平移位器中可以出现的某些信号的示例；
图5是实施例的示例性框图；以及
图6至图8是在一个或多个实施例中可以出现的某些信号的示例。
具体实施方式
在随后的描述中，图示了一个或多个具体细节，旨在提供该描述的实施例的示例的深入理解。实施例可以在没有一个或多个具体细节的情况下或者利用其它方法、部件、材料等来获得。在其它情况下，没有图示或详细描述已知的结构、材料或操作，使得实施例的某些方面将不模糊。
对本描述的框架中的“实施例”或者“一个实施例”的参考是旨在指示与实施例相关地描述的特别的配置、结构或特性被包括在至少一个实施例中。因此，在本描述的一个或多个点中可以呈现的诸如“在实施例中”或者“在一个实施例中”的短语不一定指代一个实施例或者相同的实施例。此外，特别的构造、结构或特性可以在一个或多个实施例中以任何适当的方式被结合。
本文中采用的参考仅为了方便而被提供，并且因此不限定保护的程度和实施例的范围。
图1是具有锁存器电路块的传统电平移位器电路的示例。
图1中所示的电路包括：
-第一电路部分10，被耦合在电压VDD1处的第一电源线和第一接地GND1之间；以及
-第二(例如向上)“电平移位”电路部分20，被耦合在电压VDD2处的第二电源线和第二接地GND2之间，具有相关联的输出锁存器电路24(在下文中简称锁存器24)。
如图1所示，第一电路部分10包括两个输入电路级11、12，其被配置用于接收逻辑输入信号VIN的互补的版本VINneg(否定)和VIN(非否定)，以及经由晶体管MOFF、MON(例如MOSFET晶体管)的控制端子(例如在诸如MOSFET晶体管的场效应晶体管的情况下的它们的栅极)来驱动两个晶体管MOFF、MON。
利用从其中(由于MOFF或MON变为导通)汲取相应的电流IOFF和ION的能力，晶体管MOFF和MON的信号路径(例如，在诸如MOSFET晶体管的场效应晶体管的情况下的源极-漏极)被耦合到电平移位部分20。
如图1所示，晶体管MOFF和MON的信号路径被耦合到在电平移位部分20中的两个晶体管21、22(例如MOSFET晶体管)的信号路径。
如图1所示：
-晶体管21被布置为其电流路径(例如，在诸如MOSFET晶体管的场效应晶体管的情况下的源极-漏极)在电压VDD2处的第二电源线和第二接地GND2之间延伸，其中“上”偏置电阻器R121在电压VDD2处的第二电源线和晶体管21之间，并且“下”偏置电阻器R221在晶体管21和第二接地GND2之间；
-晶体管22被布置为其电流路径(例如，在诸如MOSFET晶体管的场效应晶体管的情况下的源极-漏极)在电压VDD2处的第二电源线和第二接地GND2之间延伸，其中“上”偏置电阻器R122在电压VDD2处的第二电源线和晶体管22之间，并且“下”偏置电阻器R222在晶体管22和第二接地GND2之间。
如图1所示，两个晶体管21、22以双稳态配置来被耦合，其中晶体管21或晶体管22的控制端子(例如在诸如MOSFET晶体管的场效应晶体管的情况下的栅极)在节点(例如，在诸如MOSFET晶体管的场效应晶体管的情况下的源极)处以交叉的方式分别与晶体管22或晶体管21的电流路径耦合，“上”电阻器R121、R122被耦合到该节点，这些节点还是第一电路部分10中的晶体管MOFF、MON被耦合到第二部分20所在的节点。
如图1所示，在晶体管21、22与“下”电阻器R221、R222之间的节点处的信号(在图1中该节点/信号被表示为设置(set)和重置(reset))被施加到锁存器24的相应的设置/重置输入，锁存器24提供互补的输出逻辑信号VOUT(非否定)和VOUTneg(否定)。
图2的示图是以下信号的可能的协调(即，具有相同的时间横坐标)的示例：
-VIN(到级11和级12的输入，对于级11为否定形式)；
-ION和IOFF(由第一电路部分10从第二部分20汲取的电流)；
-设置(set)和重置(reset)(如从晶体管21、22施加到锁存器24)；以及
-VOUT(如来自锁存器24的输出，可能也以如VOUTneg的否定形式)。
如图1所示的电路的操作可以涉及交替导通和关断MON和MOFF(经由VIN和VINneg)，以生成期望地控制锁存器24的设置(set)-重置(reset)信号，即，在其输出VOUT、VOUTneg处产生作为VIN、VINneg的电平移位复制的信号。
为了有助于加速信号传递而选择针对电流ION和IOFF的高值会增加电流消耗，这对于某些应用是不期望的。
图3和图4是有助于实现(非常)快速瞬态连同减少的静态消耗的方法的示例，在图3和图4中与图1和图2有关地已讨论的部分和元件类似的部分和元件利用类似的参考标号来被指示，使得为了简洁起见将不再重复对应的描述。
如图4的示图中所示，晶体管MON和MOFF可以通过这种方式被驱动，以产生如短脉冲的电流ION、IOFF来代替图2所示的“真”信号。
应注意，图3和图4的布置涉及某些缺点。
例如，在任何操作条件下都使电平移位器的切换成为可能涉及过大的脉冲持续时间，这反过来可以使具有非常短的占空比的信号难以遵循。此外，如果由于任何原因而锁存器(例如图3中的24)失去相关信息，则输出信号变得永久错误，直到下一个切换(换向)。事实上，当依靠图3和图4的“脉冲”技术时，输入信号的连续读取级可能难以实现。
在图5至图8中，在与先前附图有关地已讨论的部分和元件类似的部分和元件利用类似的参考标号来被指示：为了简洁起见将不再重复对应的描述。
图5至图8是一个或多个实施例的示例，其中这些问题借助于与锁存器24耦合的反馈网络30来被解决，以便将输出信号(例如VOUT、VOUTneg)传递回第一电路部分10的输入，即，朝向晶体管MOFF和MON的控制端子(例如栅极)传递。
在如图5中所示的一个或多个实施例中，反馈网络30可以包括两个分支，该两个分支被并联布置在第二电源线(电压VDD2)和第一接地GND1之间。
图5中所示的每个分支包括第一晶体管(例如MOSFET晶体管)301、302，第一晶体管301、302被布置为其电流路径(在诸如MOSFET晶体管的场效应晶体管的情况下的源极-漏极)在电压VDD2处的第二电源线和第二晶体管(例如MOSFET晶体管)311、312之间延伸，第二晶体管311、312被布置为其电流路径(在诸如MOSFET晶体管的场效应晶体管的情况下的源极-漏极)与第一晶体管301、302的电流路径串联。来自锁存器24的输出信号VOUT、VOUTneg被施加到晶体管301、302的控制端子(在诸如MOSFET晶体管的场效应晶体管的情况下的栅极)。
在如图5中所示的一个或多个实施例中，第二晶体管311、312的控制端子(在诸如MOSFET晶体管的场效应晶体管的情况下的栅极)接收相应的输入信号，即：
-VIN，用于在VOUT经由晶体管301而被施加到的分支中的晶体管311；以及
-VINneg，用于在VOUTneg经由晶体管302而被施加到的分支中的晶体管312。
图5中所示的每个分支还包括在第二晶体管311、312和(第一)接地GND1之间的电阻器R31、R32。
跨电阻器R31和R32感测的反馈信号fb_on、fb_off朝向第一电路部分10中的晶体管MOFF和MON被反馈。
由于由感测fb_on和fb_off的反馈线汲取的电流事实上可以忽略不计，电阻器R31和R32可以假定为由与分别通过晶体管301、311和晶体管302、312的电流路径中流动的电流基本上相等的电流穿过。
在如图5中所示的一个或多个实施例中，电流将由于VIN变为“高”而VOUT尚未切换到“高”而流过R31。因此，针对具有取决于VIN的值和(R31的)电阻值的值的短时间，电流将流过R31。同样的也将适用于R32，其中电流实际上可以忽略不计，因为电流将流动(非常)短的时间间隔。
在如图5中所示的一个或多个实施例中，晶体管MOFF和MON的控制端子(在诸如MOSFET晶体管的场效应晶体管的情况下的栅极)经由相应的与(AND)门110、120被驱动，并接收如下信号：
-分别作为第一输入的信号VINneg或VIN；以及
-在第二输入上的相应的反馈信号fb_off、fb_on。
在如图5中所示的一个或多个实施例中，晶体管MON将由于VIN变为“高”以及VOUT仍为“低”而导通(一旦VIN变为高，其将由fb_on镜像)。
在如图5中所示的一个或多个实施例中，由于在门110、120中执行的逻辑结果，晶体管MOFF、MON中的每个晶体管将由于在关联的与门110、120的输入处的信号两者(即，用于MOFF的VINneg和fb_off以及用于MON的VIN和fb_on)处于高逻辑水平而被切换为“导通”(即，使其导电)。
因此，在如图5中所示的一个或多个实施例中的一个可能的切换顺序可以包括：
-VIN为“低”，以及VOUT对应地为“低”，其中晶体管301“导通”(导电)，而晶体管311“关断”(不导电)，其中在晶体管311的漏极处电压基本对应于VDD2；
-VIN从“低”切换到“高”，以及VOUT仍然必须切换，并且晶体管301仍然“导通”，而晶体管311“导通”(变为导电)并且将电压传递到信号fb_on，信号fb_on变为“高”，使得与门120将具有两个输入“高”并且将能够使晶体管MON导通；
-由于晶体管MON导通，锁存器24将改变方向，并且将VOUT提升到“高”，使得晶体管301将关断，其中晶体管311保持并且电阻器R31通过将fb_on通往接地来使fb_on放电；
-即使VIN保持为“高”，由于VOUT已被切换，fb_on将为“低”，并且与门120将关断晶体管MON，相应地减少功耗。
如图5中所示的一个或多个实施例使结合两个优点(即，脉冲驱动和恒定输入信号读取)成为可能。
在图6中的示图中示出了图5的电路的脉冲驱动，图6示出(参考共同的时间尺度)以下信号的可能的时间行为：
-VIN(VINneg是VIN的否定版本)；
-ION；
-IOFF；
-设置；
-重置；
-VOUT(VOUTneg是VOUT的否定版本)。
一个或多个实施例有助于实现经过电平移位器电路的充足的信号传递速度，而不使输入脉冲过大，同时还有助于电路输入和输出之间的信号的正确传递。
在图7和图8中，将“正常”切换操作(图7)与“错误”或“假”切换(图8)对比，“错误”或“假”切换如图5和图8中由FS所指示，如(例如)通过噪声、通过辐射事件等来引起。
在如图7中所示的正常切换操作中，VIN的切换被跟随有VOUT的受控制的(期望的)切换，其中设置、fb_on、重置和fb_off信号展示如图7中示出的时间行为。
相反地，图8是由于任何原因(噪声、辐射事件)如(例如)由图5的FS引起的在输出VOUT(以此为例)中发生的不期望的改变的示例。
在该情况下，反馈网络30对这种不期望的改变的反应(如由设置和fb_on信号镜像)将引起电路再次改变输出态，使其恢复到正确的值。
因此，一个或多个实施例可以结合脉冲驱动的优点(例如，速度和低电流消耗)，同时使得能够避免脉冲的不期望的“过大”，使得(非常)小的占空比信号也可以被有效地遵循。
另外，一个或多个实施例促进输入信号水平的连续读取。在抗辐射(rad-hard)环境中这可以是特别有价值的，在该抗辐射环境中电离离子可以击中锁存器从而引起不期望的不受控制的“假”切换。依靠反馈技术有助于输出信号水平的立即恢复，同时可以通过将(非常)低的值作为目标同时保持期望的操作来进一步缩短脉冲的持续时间。
根据一个或多个实施例的电路可以包括：
-第一电路部分(例如10)，具有第一组电源节点(例如VDD1)和接地(例如GND1)，第一电路部分包括至少一个第一开关元件(例如MOFF、MON)，其被配置用于接收切换输入信号(例如VIN、VINneg)；
-第二电路部分(例如20)，具有第二组电源节点(例如VDD2)和接地(例如GND2)，第二电路部分包括：
-i)至少一个第二开关元件(例如21、22)，被耦合(见例如电流IOFF、ION)到第一电路部分中的至少一个第一开关元件，第二电路部分中的至少一个第二开关元件被配置用于由于第一电路部分中的至少一个第一开关元件的切换而进行切换(见例如设置(set)、重置(reset)信号)；
-ii)锁存器电路块(例如24)，被至少一个第二开关元件驱动，并且具有至少一个锁存器输出(例如VOUT、VOUTneg)，其中至少一个锁存器输出的切换是通过第二电路部分中的至少一个第二开关元件的切换来被控制，以在至少一个锁存器输出处提供切换输入信号的电平移位复制，切换输入信号被施加到第一电路部分中的至少一个第一开关元件；以及；
-反馈网络(例如30)，在至少一个锁存器输出和第一电路部分中的至少一个第一开关元件之间，反馈网络被配置用于感测(见例如晶体管301、302、311、312)在不存在第一电路部分中的至少一个第一开关元件的切换时发生的至少一个锁存器输出的不受控制的(“假”)切换事件(FS)，以及用于向第一电路部分中的至少一个第一开关元件施加(例如经由门110、120)强制切换信号，以取消在至少一个锁存器输出处的不受控制的切换事件。
在一个或多个实施例中，反馈网络可以包括至少一个网络分支，该至少一个网络分支包括：
-第一晶体管(例如301、302)和第二晶体管(例如311、312)，被布置为它们的电流路径(例如，在场效应晶体管的情况下的源极-漏极)串联，第一晶体管和第二晶体管具有控制端子(例如在场效应晶体管的情况下的栅极)，控制端子被耦合到至少一个锁存器输出和至少一个第一开关元件，以分别感测所述电平移位复制和所述切换输入信号；以及
-电流传感器(例如R31、R32)，对经过第一晶体管和第二晶体管的电流路径的电流敏感，电流传感器被耦合(例如，经由门110、120)到第一电路部分中的第一开关元件，以对其施加所述强制切换信号，以取消在至少一个锁存器输出处的不受控制的切换事件。
在一个或多个实施例中，反馈网络中的至少一个网络分支被设置在第二组电源节点和接地中的电源节点(例如VDD2)与第一组电源节点和接地中的接地(例如GND1)之间。
在一个或多个实施例中，电流传感器可以包括电阻器，该电阻器由经过第一晶体管和第二晶体管的电流路径的电流穿过。
一个或多个实施例可以包括至少一个逻辑门(例如110、120)，该至少一个逻辑门驱动第一电路部分中的至少一个第一开关元件，至少一个逻辑门具有：
-第一输入，用于接收所述切换输入信号；以及
-第二输入，被耦合到反馈网络，并且被配置用于从其中接收所述强制切换信号。
在一个或多个实施例中，至少一个逻辑门可以包括与(AND)门，该与门具有：
-第一输入，用于接收所述切换输入信号；以及
-第二输入，被耦合到反馈网络，并且被配置用于从其中接收所述强制切换信号。
在一个或多个实施例中：
-第一电路部分可以包括一对所述第一开关元件，其被配置用于接收互补的切换输入信号对；
-第二电路部分可以包括一对所述第二开关元件，每个第二开关元件被耦合到第一电路部分中的第一开关元件中的相应的一个第一开关元件，第二电路部分中的第二开关元件被配置用于由于第一电路部分中的相应的第一开关元件的切换而进行切换；
-锁存器电路块包括一对互补的锁存器输出，其中锁存器输出的切换是通过第一电路部分中的相应的第一开关元件的切换来被控制，以在锁存器输出处提供切换输入信号的电平移位复制，该切换输入信号被施加到第一电路部分中的第一开关元件；以及
-反馈网络被配置用于感测在不存在第一电路部分中的相应的第一开关元件的切换时发生的锁存器输出的不受控制的切换事件，以及用于向第一电路部分中的第一开关元件施加强制切换信号，以取消在锁存器输出处的不受控制的切换事件。
在一个或多个实施例中，一种设备可以包括：
-根据一个或多个实施例的电路；以及
-用户电路(UE，例如如在描述的介绍部分中所示)，其被耦合到所述锁存器电路块，以从其中接收切换输入信号的所述电平移位复制，该切换输入信号被施加到第一电路部分中的至少一个第一开关元件。
在一个或多个实施例中，该设备可以包括抗辐射集成电路设备。
在一个或多个实施例中，一种方法可以包括：
-提供根据一个或多个实施例的电路；
-将切换输入信号施加到电路的第一电路部分中的至少一个第一开关元件；
-在电路的第二电路部分中的锁存器电路块的至少一个锁存器输出处收集所述切换输入信号的电平移位复制。
在不影响基本原理的情况下，在不脱离保护范围的情况下，细节和实施例可以甚至更显著地相对于仅作为示例描述的内容而变化。
保护范围由所附权利要求限定。

Claims (14)

1.一种电平移位器电路，其特征在于，包括：
第一电路部分，从第一组电源节点和接地被供电，所述第一电路部分包括至少一个第一开关元件，所述至少一个第一开关元件被配置用于接收切换输入信号；
第二电路部分，从第二组电源节点和接地被供电，其中所述第二电路部分包括：
i)至少一个第二开关元件，被耦合到所述第一电路部分中的所述至少一个第一开关元件，所述第二电路部分中的所述至少一个第二开关元件被配置用于由于所述第一电路部分中的所述至少一个第一开关元件的切换而进行切换；以及
ii)锁存器电路块，被所述至少一个第二开关元件驱动，并且具有至少一个锁存器输出，其中所述至少一个锁存器输出的切换通过所述第二电路部分中的所述至少一个第二开关元件的切换来被控制，以在所述至少一个锁存器输出处提供所述切换输入信号的电平移位复制，所述切换输入信号被施加到所述第一电路部分中的所述至少一个第一开关元件；以及
反馈网络，在所述至少一个锁存器输出与所述第一电路部分中的所述至少一个第一开关元件之间，所述反馈网络被配置用于感测在不存在所述第一电路部分中的至少一个第一开关元件的切换时发生的所述至少一个锁存器输出的不受控制的切换事件，以及用于向所述第一电路部分中的所述至少一个第一开关元件施加强制切换信号，以取消在所述至少一个锁存器输出处的所述不受控制的切换事件。
2.根据权利要求1所述的电路，其特征在于，所述反馈网络包括至少一个网络分支，所述至少一个网络分支包括：
第一晶体管和第二晶体管，被布置为它们的电流路径串联，所述第一晶体管和所述第二晶体管具有控制端子，所述控制端子被耦合到所述至少一个锁存器输出和所述至少一个第一开关元件，以分别感测所述电平移位复制和所述切换输入信号；以及
电流传感器，对经过所述第一晶体管和所述第二晶体管的所述电流路径的电流敏感，所述电流传感器被耦合到所述第一电路部分中的所述至少一个第一开关元件，以对其施加所述强制切换信号，以取消在所述至少一个锁存器输出处的所述不受控制的切换事件。
3.根据权利要求2所述的电路，其特征在于，所述反馈网络中的所述至少一个网络分支被设置在以下之间：
所述第二组电源节点和接地中的所述电源节点；以及
所述第一组电源节点和接地中的所述接地。
4.根据权利要求2所述的电路，其特征在于，所述电流传感器包括电阻器，所述电阻器由经过所述第一晶体管和所述第二晶体管的所述电流路径的所述电流穿过。
5.根据权利要求1所述的电路，其特征在于，包括至少一个逻辑门，所述至少一个逻辑门驱动所述第一电路部分中的所述至少一个第一开关元件，所述至少一个逻辑门具有：
第一输入，用于接收所述切换输入信号；以及
第二输入，被耦合到所述反馈网络，并且被配置用于从其中接收所述强制切换信号。
6.根据权利要求5所述的电路，其特征在于，所述至少一个逻辑门包括与门，所述与门具有：
第一输入，用于接收所述切换输入信号；以及
第二输入，被耦合到所述反馈网络，并且配置用于从其中接收所述强制切换信号。
7.根据权利要求1所述的电路，其特征在于：
所述第一电路部分包括一对所述第一开关元件，所述一对所述第一开关元件被配置用于接收一对互补的切换输入信号；
所述第二电路部分包括一对所述第二开关元件，所述一对所述第二开关元件分别被耦合到所述第一电路部分中的所述一对所述第一开关元件，所述第二电路部分中的所述第二开关元件被配置用于由于所述第一电路部分中的相应的所述第一开关元件的切换而进行切换；
所述锁存器电路块包括一对互补的锁存器输出，其中所述锁存器输出的切换通过相应的第二开关元件的切换来被控制，以在所述锁存器输出处提供切换输入信号的电平移位复制，所述切换输入信号被施加到所述第一电路部分中的所述第一开关元件；并且
所述反馈网络被配置用于感测在不存在所述第一电路部分中的相应的所述第一开关元件的切换时发生的所述锁存器输出的不受控制的切换事件，以及用于向所述第一电路部分中的所述第一开关元件施加强制切换信号，以取消在所述锁存器输出处的所述不受控制的切换事件。
8.根据权利要求1所述的电路，其特征在于，进一步包括用户电路，所述用户电路被耦合到所述锁存器电路块，以从其中接收所述切换输入信号的所述电平移位复制，所述切换输入信号被施加到所述第一电路部分中的所述至少一个第一开关元件。
9.根据权利要求8所述的电路，其特征在于，形成抗辐射集成电路设备。
10.一种电平移位器电路，其特征在于，包括：
电平移位电路，被配置为移位以第一组电源节点和接地为参考的输入信号，以生成以第二组电源节点和接地为参考的输出信号，所述输出信号被锁存器电路锁存；
逻辑门，具有被配置为接收所述输入信号的第一输入、被配置为接收反馈信号的第二输入以及被耦合到所述电平移位电路的输入的输出；以及
反馈电路，具有被配置为接收所述输出信号的第一输入、被配置为接收所述输入信号的第二输入以及被配置为生成所述反馈信号的输出，其中所述反馈电路操作为感测在不存在所述输入信号的切换时发生的所述输出信号的不受控制的切换事件，以及响应于此而施加所述反馈信号以取消所述不受控制的切换事件。
11.根据权利要求10所述的电路，其特征在于，所述反馈电路包括：
第一晶体管和第二晶体管，具有串联耦合的电流路径，其中所述第一晶体管的控制端子被配置为接收所述输出信号，并且其中所述第二晶体管的控制端子被配置为接收所述输入信号；以及
电流传感器，被配置为感测经过所述第一晶体管和所述第二晶体管的所述电流路径的电流流动，并且响应于感测的所述电流流动而生成所述反馈信号。
12.根据权利要求11所述的电路，其特征在于，串联耦合的所述第一晶体管和所述第二晶体管被耦合在所述第二组中的所述电源节点与所述第一组中的所述接地之间。
13.根据权利要求11所述的电路，其特征在于，所述电流传感器是电阻器，所述电阻器由经过所述第一晶体管和所述第二晶体管的所述电流路径的所述电流流动穿过。
14.根据权利要求10所述的电路，其特征在于，所述逻辑门是与门。
CN201821395453.9U 2017-08-29 2018-08-28 电平移位器电路 Withdrawn - After Issue CN208939920U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102017000096772 2017-08-29
IT102017000096772A IT201700096772A1 (it) 2017-08-29 2017-08-29 Circuito traslatore di livello, dispositivo e procedimento corrispondenti

Publications (1)

Publication Number Publication Date
CN208939920U true CN208939920U (zh) 2019-06-04

Family

ID=60628112

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201821395453.9U Withdrawn - After Issue CN208939920U (zh) 2017-08-29 2018-08-28 电平移位器电路
CN201810988862.8A Active CN109428582B (zh) 2017-08-29 2018-08-28 电平移位器电路、对应的设备和方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201810988862.8A Active CN109428582B (zh) 2017-08-29 2018-08-28 电平移位器电路、对应的设备和方法

Country Status (3)

Country Link
US (1) US10447268B2 (zh)
CN (2) CN208939920U (zh)
IT (1) IT201700096772A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109428582A (zh) * 2017-08-29 2019-03-05 意法半导体股份有限公司 电平移位器电路、对应的设备和方法
CN117097324A (zh) * 2023-09-04 2023-11-21 中科赛飞(广州)半导体有限公司 一种电平转移电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11005460B1 (en) * 2020-07-21 2021-05-11 Psemi Corporation Flying level shifter for narrow pulses

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043698A (en) 1997-11-03 2000-03-28 Arm Limited Voltage level shifter
JP3717781B2 (ja) * 2000-10-30 2005-11-16 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路
DE10357495B4 (de) 2003-12-09 2005-11-10 Infineon Technologies Ag Pegelumsetzer mit zwei Umsetzerstufen
JP3900178B2 (ja) * 2004-11-04 2007-04-04 富士電機デバイステクノロジー株式会社 レベルシフト回路
US20070164789A1 (en) * 2006-01-17 2007-07-19 Cypress Semiconductor Corp. High Speed Level Shift Circuit with Reduced Skew and Method for Level Shifting
WO2008033674A2 (en) 2006-09-15 2008-03-20 Powerprecise Solutions, Inc. High voltage latching and dc restoration isolation and level shifting method and apparatus
DE102007050049B4 (de) * 2007-10-17 2009-10-01 Micronas Gmbh Schaltungsanordnung mit einer Pegelschiebereinrichtung
CN101557202B (zh) * 2008-07-02 2012-03-21 西安民展微电子有限公司 大功率d类功率放大器
US7737757B2 (en) * 2008-07-23 2010-06-15 International Business Machines Corporation Low power level shifting latch circuits with gated feedback for high speed integrated circuits
DE102009037486B3 (de) * 2009-08-13 2011-07-28 Texas Instruments Deutschland GmbH, 85356 Elektronische Vorrichtung und Verfahren zur effizienten Pegelverschiebung
JP5018866B2 (ja) 2009-11-19 2012-09-05 サンケン電気株式会社 レベルシフト回路及びスイッチング電源装置
JP5402852B2 (ja) * 2009-12-04 2014-01-29 富士電機株式会社 レベルシフト回路
US8766696B2 (en) 2010-01-27 2014-07-01 Solaredge Technologies Ltd. Fast voltage level shifter circuit
US8149017B2 (en) 2010-06-25 2012-04-03 Xerox Corporation Low-voltage to high-voltage level translation using capacitive coupling
US8044699B1 (en) 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
CN103166625B (zh) 2011-12-16 2017-11-21 恩智浦美国有限公司 电压电平移位器
JP5900125B2 (ja) * 2012-04-12 2016-04-06 富士電機株式会社 半導体基板中の寄生抵抗を利用するレベルシフト回路
US9124276B2 (en) * 2012-12-20 2015-09-01 Qualcomm Incorporated Sense amplifier including a level shifter
US9559673B2 (en) * 2015-04-01 2017-01-31 Qualcomm Incorporated Low-power wide-range level shifter
US9385723B1 (en) * 2015-06-15 2016-07-05 Apple Inc. CMOS level shifter circuit with self-adaptive local supply boosting for wide voltage range operation
US9917588B2 (en) * 2015-07-08 2018-03-13 Nxp B.V. Level shifter and approach therefor
ITUB20155858A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Circuito traslatore di livello, apparecchiatura e procedimento corrispondenti
US9564901B1 (en) * 2015-12-17 2017-02-07 Apple Inc. Self-timed dynamic level shifter with falling edge generator
IT201700096772A1 (it) * 2017-08-29 2019-03-01 St Microelectronics Srl Circuito traslatore di livello, dispositivo e procedimento corrispondenti

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109428582A (zh) * 2017-08-29 2019-03-05 意法半导体股份有限公司 电平移位器电路、对应的设备和方法
CN109428582B (zh) * 2017-08-29 2023-05-23 意法半导体股份有限公司 电平移位器电路、对应的设备和方法
CN117097324A (zh) * 2023-09-04 2023-11-21 中科赛飞(广州)半导体有限公司 一种电平转移电路
CN117097324B (zh) * 2023-09-04 2024-05-31 中科赛飞(广州)半导体有限公司 一种电平转移电路

Also Published As

Publication number Publication date
US10447268B2 (en) 2019-10-15
CN109428582A (zh) 2019-03-05
IT201700096772A1 (it) 2019-03-01
US20190068194A1 (en) 2019-02-28
CN109428582B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
CN208939920U (zh) 电平移位器电路
JP6529435B2 (ja) ワイドコモンモードレンジ送信ゲート
US9906215B2 (en) Load-driving circuit
US8525574B1 (en) Bootstrap switch circuit with over-voltage prevention
US7724045B2 (en) Output buffer circuit
US8421518B2 (en) High speed level shifters and method of operation
JP2004048692A (ja) 高周波スイッチ回路
JP4618164B2 (ja) スイッチ回路
US4390988A (en) Efficient means for implementing many-to-one multiplexing logic in CMOS/SOS
US11063578B2 (en) Level conversion device and method
CN114679055B (zh) 开关电源电路及终端设备
US9948291B1 (en) 20V to 50V high current ASIC PIN diode driver
EP0095767B1 (en) Output circuit
JP4880436B2 (ja) 半導体集積回路および電源装置
CN108336991A (zh) 电平移位电路
CN105897246B (zh) 用于高电压应用的电压电平移位器
KR101442859B1 (ko) 전력 관리 회로 및 방법
JP2003188706A (ja) 入出力バッファ回路
DE102013106869B4 (de) Schaltungsanordung, Aufrechterhalter-Flipflop, und Verfahren zum Betreiben einer Schaltungsanordung und eines Aufrechterhalter-Flipflops
US8860461B2 (en) Voltage level shifter, decoupler for a voltage level shifter, and voltage shifting method
US6798263B1 (en) Reset feature for a low voltage differential latch
CN101515799B (zh) 用于单电压供电cmos的自动检测输入电路
US8410839B2 (en) Systems and methods for driving high power states using lower voltage processes
US7466164B1 (en) Method and apparatus for a configurable low power high fan-in multiplexer
CN115483923B (zh) 高压传输门电路、芯片及比较器

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned

Granted publication date: 20190604

Effective date of abandoning: 20230523

AV01 Patent right actively abandoned

Granted publication date: 20190604

Effective date of abandoning: 20230523