CN208674117U - 3d-nand闪存 - Google Patents

Abstract

一种3D‑NAND闪存，包括：半导体衬底；位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交错层叠的若干层绝缘层和若干层导电层；贯穿所述堆叠结构的沟道结构，所述沟道结构包括高K栅介质层和沟道牺牲层，所述高K栅介质层在垂直于半导体衬底的方向上连续分布，沟道牺牲层位于所述高K栅介质层和所述绝缘层之间，且沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断。所述3D‑NAND闪存的性能得到提高。

Description

3D-NAND闪存

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种3D-NAND闪存。

背景技术

快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。

随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D-NAND闪存。

然而，现有技术中形成的3D-NAND闪存的性能有待提高。

实用新型内容

本实用新型解决的问题是提供一种3D-NAND闪存，以提高3D-NAND闪存的性能。

为解决上述问题，本实用新型提供一种3D-NAND闪存，包括：半导体衬底；位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交错层叠的若干层绝缘层和若干层导电层；贯穿所述堆叠结构的沟道结构，所述沟道结构包括高K栅介质层和沟道牺牲层，所述高K栅介质层在垂直于半导体衬底的方向上连续分布，沟道牺牲层位于所述高K栅介质层和所述绝缘层之间，且沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断。

可选的，所述沟道牺牲层和所述高K栅介质层的总厚度为第一尺寸；所述沟道结构在具有沟道牺牲层和高K栅介质层的位置处对应的直径为第二尺寸，第一尺寸为第二尺寸的2％～30％。

可选的，所述第二尺寸为50纳米～500纳米；所述沟道牺牲层的厚度为1纳米～50纳米，所述高K栅介质层的厚度为1纳米～50纳米。

可选的，所述沟道结构还包括沟道复合层，所述沟道复合层位于所述高K栅介质层的表面，且所述高K栅介质层位于所述沟道牺牲层和所述沟道复合层之间。

可选的，所述沟道复合层包括位于所述高K栅介质层表面的本征栅介质层和位于所述本征栅介质层表面的沟道层；所述本征栅介质层包括阻挡介质层、捕获电荷层和隧穿介质层，所述阻挡介质层、捕获电荷层和隧穿介质层在垂直于沟道结构侧壁且自沟道结构外至沟道结构内的方向上依次层叠。

可选的，还包括：位于所述沟道结构和所述半导体衬底之间的衬底延伸层。

可选的，所述沟道牺牲层还位于所述衬底延伸层的部分表面；所述衬底延伸层部分表面的沟道牺牲层和所述沟道结构侧部底层的沟道牺牲层连接且呈“L”形。

与现有技术相比，本实用新型的技术方案具有以下优点：

本实用新型技术方案提供的3D-NAND闪存中，所述沟道结构包括沟道牺牲层和高K栅介质层。所述高K栅介质层无需占用相邻绝缘层之间的空间。所述沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断，即所述导电层沿延伸至相邻层的沟道牺牲层之间。因此，当所述沟道结构在具有沟道牺牲层和高K栅介质层的位置处的直径一定的情况下，能够使得导电层在横向方向的尺寸较大。这样使得利于导电层在纵向充分生长，导电层在封口处中不易出现缝隙。综上，提高了3D-NAND闪存的性能。

附图说明

图1是一种3D-NAND闪存的结构示意图；

图2至图24是本实用新型一实施例中3D-NAND闪存形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的3D-NAND闪存的性能有待提高。

一种3D-NAND闪存，请参考图1，包括：半导体衬底100；半导体衬底100上的若干层层叠的导电层110；若干层层叠的绝缘层120，绝缘层120位于相邻层的导电层110之间、底层的导电层110和半导体衬底100之间、以及顶层的导电层110上；贯穿所述导电层110和绝缘层120的沟道孔(未图示)；位于沟道孔底部的衬底延伸区101；位于沟道孔的侧壁、以及衬底延伸区101的部分表面的本征栅介质层130，沟道层140，沟道层140位于所述沟道孔内且位于本征栅介质层130表面；位于沟道孔内且被沟道层140包裹的沟道介质层150；位于导电层110和本征栅介质层130之间的高K栅介质层(未图示)；覆盖本征栅介质层130、沟道层140、沟道介质层150和绝缘层120的介质层160；贯穿介质层160、绝缘层120和导电层110的栅极隔槽170；位于栅极隔槽170底部半导体衬底100中的源线掺杂区180；填充满栅极隔槽170的源线结构(未图示)。

形成所述3D-NAND闪存的方法包括：提供半导体衬底100；在半导体衬底100上形成复合介质层，复合介质层包括交错层叠的若干层绝缘层120和若干层牺牲层，且复合介质层的顶层和底层均为绝缘层；形成贯穿复合介质层的沟道孔；在沟道孔底部形成衬底延伸区101；之后在沟道孔中形成本征栅介质层130、沟道层140和沟道介质层150；形成覆盖复合介质层、本征栅介质层130、沟道层140和沟道介质层150的介质层160；形成贯穿介质层160和复合介质层的栅极隔槽170；在栅极隔槽170底部的半导体衬底100中形成源线掺杂区180；之后，去除牺牲层，形成开口；在开口的内壁形成高K栅介质层；之后在所述开口中形成导电层110；之后在栅极隔槽170中形成源线结构。

然而，上述方法形成的3D-NAND闪存的性能较差，经研究发现，原因在于：

当复合介质层的总层数较多时，所述复合介质层的总厚度较厚。通常需要采用各向异性干刻工艺刻蚀复合介质层以形成沟道孔。所述沟道孔的深宽比的提高会受到各向异性干刻工艺刻蚀工艺能力的限制，因此所述沟道孔的孔径难以做到很小。而为了提高3D-NAND闪存的集成度，需要压缩相邻的沟道孔之间的距离。在此基础上，为导电层提供生长空间的开口在水平方向的尺寸较小。

在形成导电层110的过程中，导电层110沿沟道孔侧壁、以及开口的顶部和底部生长。由于为导电层110提供生长空间的开口在水平方向的尺寸较小，因此导电层110生长时在纵向还未充分的生长，就在相邻沟道孔之间过早的闭合，这样相邻沟道孔之间的导电层110封口后存在缝隙。综上，导致3D-NAND闪存的性能较差。

为了解决上述技术问题，本实用新型提供一种3D-NAND闪存，包括：半导体衬底；位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交错层叠的若干层绝缘层和若干层导电层；贯穿所述堆叠结构的沟道结构，所述沟道结构包括高K栅介质层和沟道牺牲层，所述高K栅介质层在垂直于半导体衬底的方向上连续分布，沟道牺牲层位于所述高K栅介质层和所述绝缘层之间，且沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断。所述3D-NAND闪存的性能得到提高。

为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。

图2至图24是本实用新型一实施例中3D-NAND闪存形成过程的结构示意图。

参考图2，提供半导体衬底200；在所述半导体衬底200上形成复合介质层210，所述复合介质层210包括交错层叠的若干层绝缘层211和若干层牺牲层212，且所述复合介质层210的底层和顶层均为绝缘层211。

所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料，不再一一举例。本实施例中，所述半导体衬底200为硅。

所述复合介质层210中各层由下到上层叠，复合介质层210中各层层叠的方向垂直于半导体衬底200的表面。

所述牺牲层212用于为后续形成的导电层占据位置，后续去除所述牺牲层212，并在去除牺牲层212后留下的位置中形成导电层；所述绝缘层211位于相邻两层的牺牲层212之间、牺牲层212与半导体衬底200之间、以及顶层的牺牲层212上。后续牺牲层212的位置由导电层取代后，使得绝缘层211用于在相邻层的导电层之间、导电层和半导体衬底200之间进行电学隔离。

所述绝缘层211和牺牲层212的材料不同，使在后续去除牺牲层212的过程中，所述牺牲层212相对于绝缘层211具有较高的刻蚀选择比，从而保证所述绝缘层211的形貌良好，尺寸精确，从而使得后续形成的导电层的形貌良好、尺寸精确。此外，所述牺牲层212需要选择易于去除的材料。所述绝缘层211的材料为氧化硅、氮氧化硅或碳氧化硅。所述牺牲层212的材料为氮化硅、无定型碳或多晶硅。

本实施例中，所述绝缘层211的材料为氧化硅，所述牺牲层212的材料为氮化硅。

形成绝缘层211的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或者低压化学气相沉积工艺。形成牺牲层212的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或者低压化学气相沉积工艺。

参考图3，在所述复合介质层210中形成沟道孔220。

形成所述沟道孔220的工艺包括各向异性干刻工艺。

所述沟道孔220的孔径为50纳米～500纳米。所述沟道孔220的深宽比为10:1～1000:1。

参考图4，图4为图3的俯视图，且图3为沿图4中切割线M-N的剖面图，图4示出了沟道孔220的形状和位置，所述沟道孔220的形状为圆柱体形，所述沟道孔220沿着x方向和y方向分立排列。

所述沟道孔220的数量为多个。

参考图5，图5为在图3基础上的示意图，在所述沟道孔220的底部形成衬底延伸层230。

形成衬底延伸层230后，在所述沟道孔220的侧壁由外至内形成沟道牺牲层和高K栅介质层；在所述沟道孔220中形成沟道复合层，所述沟道复合层位于所述高K栅介质层的表面。

本实施例中，所述沟道复合层包括本征栅介质层、沟道层和沟道介质层。在其它实施例中，所述沟道复合层包括本征栅介质层和沟道层，而不包括沟道介质层。

本实施例中，形成所述沟道牺牲层和高K栅介质层后，形成所述沟道复合层。

下面参考图6至图7具体介绍形成沟道牺牲层和高K栅介质层的具体步骤。

参考图6，在所述沟道孔220的底部和侧壁、以及复合介质层210的顶部表面形成沟道牺牲膜240；形成沟道牺牲膜240后，在所述沟道孔220的底部和侧壁、以及复合介质层210的顶部形成高K栅介质膜250，所述高K栅介质膜250位于沟道牺牲膜240的表面。

形成所述沟道牺牲膜240的工艺为沉积工艺，如低压化学气相沉积工艺或原子层沉积工艺。形成所述高K栅介质膜250的工艺为沉积工艺，如低压化学气相沉积工艺或原子层沉积工艺。

所述沟道牺牲膜240的材料与所述牺牲层212的材料不同，且沟道牺牲膜240的材料与所述高K栅介质膜250的材料不同。所述沟道牺牲膜240的材料为氧化硅、氮氧化硅、碳氧化硅或高K介质材料。

本实施例中，所述沟道牺牲膜240的材料和绝缘层211的材料不同或相同。

参考图7，回刻蚀所述沟道牺牲膜240和高K栅介质膜250，将沟道孔220底部的沟道牺牲膜240和高K栅介质膜250刻穿并暴露出衬底延伸层230的顶部表面，使沟道牺牲膜240形成所述沟道牺牲层241，使高K介质膜250形成所述高K栅介质层251。

本实施例中，在回刻蚀所述沟道牺牲膜240和高K栅介质膜250的过程中，也将复合介质层210顶部的沟道牺牲膜240和高K栅介质膜250去除。

本实施例中，回刻蚀所述高K介质膜250和沟道牺牲膜240，将沟道孔220底部的高K介质膜250和沟道牺牲膜240刻穿的步骤在形成沟道复合层之前进行。这样在回刻蚀所述高K介质膜250和沟道牺牲膜240时，高K介质膜250的结晶状态没有受到形成沟道复合层的工艺的影响。因此容易刻蚀高K介质膜250，回刻蚀所述高K介质膜250和沟道牺牲膜240的工艺的难度降低。

需要说明的是，若高K介质膜在沟道复合层的材料层的高温下发生结晶，那么刻蚀高K介质膜的难度较大。

所述沟道牺牲层241的材料和所述牺牲层212的材料不同，且所述沟道牺牲层241的材料和所述高K栅介质层251的材料不同。

本实施例中，沟道孔220的底部表面靠近沟道孔220侧壁的区域还具有沟道牺牲层241，即衬底延伸层230的部分表面具有沟道牺牲层241。所述衬底延伸层230部分表面的沟道牺牲层241和位于沟道孔220侧壁的沟道牺牲层241呈“L”形。

所述沟道孔220的底部靠近沟道孔220侧壁的区域还具有高K栅介质层251，高K栅介质层251呈“L”形。

对于沟道孔220侧壁的高K栅介质层251和沟道牺牲层241，沟道牺牲层241和高K栅介质层251由外向内依次层叠。

对于沟道孔220底部的高K栅介质层251和沟道牺牲层241，沟道牺牲层241位于衬底延伸层230表面，高K栅介质层251位于沟道牺牲层241上。

在一个实施例中，沟道牺牲层241的厚度为1纳米～50纳米；所述高K栅介质层251的厚度为0.1纳米～10纳米。所述沟道牺牲层241和所述高K栅介质层251的总厚度占据所述沟道孔220的孔径的2％～30％。

参考图8，在所述沟道孔220的底部和侧壁、以及复合介质层210的顶部形成本征栅介质膜260，且本征栅介质膜260位于高K栅介质层251的表面；形成本征栅介质膜260后，在所述沟道孔220的底部和侧壁、以及复合介质层210的顶部形成多晶硅保护膜270，多晶硅保护膜270位于本征栅介质膜260的表面。

本实施例中，所述本征栅介质膜260包括依次沉积的阻挡介质膜(未图示)、捕获电荷膜(未图示)和隧穿介质膜(未图示)，在沟道孔220的底部及复合介质层210的顶部表面，阻挡介质膜、捕获电荷膜和隧穿介质膜由下到上依次层叠，在沟道孔220的侧壁，阻挡介质膜、捕获电荷膜和隧穿介质膜由外向内依次层叠。所述阻挡介质膜和隧穿介质膜的材料为氧化硅，所述捕获电荷膜的材料为氮化硅。所述本征栅介质膜260为ONO结构膜。

本实施例中，为了使得沟道孔220侧壁的阻挡介质膜、捕获电荷膜和隧穿介质膜的厚度均匀，形貌良好，选择在炉管中形成阻挡介质膜、捕获电荷膜和隧穿介质膜。在其它实施例中，也可以采用沉积工艺形成阻挡介质膜、捕获电荷膜和隧穿介质膜，如原子层沉积工艺等。

所述多晶硅保护膜270的作用包括：在后续刻穿沟道孔220底部的本征栅介质膜260的过程中，所述多晶硅保护膜270保护沟道孔220侧壁的本征栅介质膜260不受到刻蚀损伤。

参考图9，回刻蚀所述本征栅介质膜260和多晶硅保护膜270，将沟道孔220底部的本征栅介质膜260和多晶硅保护膜270刻穿并暴露出衬底延伸层230的顶部表面，使本征栅介质膜260形成本征栅介质层261。

本实施例中，所述本征栅介质层261为ONO结构层。所述本征栅介质层261包括：阻挡介质层、捕获电荷层和隧穿介质层，所述阻挡介质层由阻挡介质膜形成，捕获电荷层由捕获电荷膜形成，隧穿介质层由隧穿介质膜形成。在沟道孔220的侧壁，阻挡介质层、捕获电荷层和隧穿介质层由外向内依次层叠。

在沟道孔220的侧壁，沟道牺牲层241、高K栅介质层251和本征栅介质层261由外向内依次层叠。

本实施例中，在回刻蚀所述本征栅介质膜260和多晶硅保护膜270的过程中，也将复合介质层210顶部的本征栅介质膜260和多晶硅保护膜270去除。

参考图10，回刻蚀所述本征栅介质膜260和多晶硅保护膜270后，去除所述多晶硅保护膜270(参考图9)。

参考图11，去除多晶硅保护膜270后，在本征栅介质层261的侧壁、沟道孔220的底部、以及复合介质层210的顶部形成沟道膜280，然后在所述沟道膜280表面形成填充满所述沟道孔220的沟道介质膜290。

所述沟道膜280的材料为多晶硅。在炉管中形成沟道膜280。

所述沟道介质膜290的材料为氧化硅。形成沟道介质膜290的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。或者，在炉管中形成沟道介质膜290。

参考图12，回刻蚀沟道介质膜290，去除复合介质层210上的沟道介质膜290，并去除沟道孔220中部分沟道介质膜290，形成凹陷300，且形成位于凹陷300底部的沟道介质层291。

所述沟道介质层291由沟道介质膜290形成。

参考图13，在所述凹陷300(参考图12)中、以及沟道膜280表面形成多晶硅连接膜310。

参考图14，平坦化所述沟道膜280和多晶硅连接膜310直至暴露出复合介质层210的顶部表面，使沟道膜280形成沟道层281，使多晶硅连接膜310形成多晶硅连接层311。

本实施例中，所述沟道复合层包括本征栅介质层261、沟道层281、沟道介质层291和多晶硅连接层311。

然后对所述多晶硅连接层311和沟道层281的顶部进行离子注入，从而形成漏区(未图示)。

本实施例中，不仅在沟道孔220内形成了沟道复合层，还在沟道孔220内形成了沟道牺牲层和高K栅介质层，这样充分的利用了沟道孔220的空间。

参考图15，形成覆盖所述复合介质层210、沟道复合层、沟道牺牲层241和高K栅介质层251的顶层介质层320。

所述顶层介质层320的材料为氧化硅、氮氧化硅或碳氧化硅。形成所述顶层介质层320的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚常压化学气相沉积工艺。

形成所述漏区后，形成顶层介质层320。

参考图16，形成贯穿顶层介质层320和复合介质层210的栅极隔槽330。

参考图17，图17为图16的俯视图，图16为沿图17中切割线M1-N1的剖面图。

所述栅极隔槽330的宽度方向平行于y方向。

图18为沿图16中切割线A-A1的剖面结构示意图。

本实施例中，还包括：在后续去除牺牲层212之前，在所述栅极隔槽330底部的半导体衬底200中形成源线掺杂层(未图示)。

结合参考图19和图20，图19为在图16基础上的示意图，图20为在图18基础上的示意图，且图20为沿图19中切割线A-A1的剖面结构示意图，形成所述栅极隔槽330后，去除牺牲层212，形成第一开口340。

去除牺牲层212的工艺为刻蚀工艺，如干刻工艺或湿刻工艺。

为了使不同高度的牺牲层212均被去除干净，去除牺牲层212的过刻蚀时间较长。

尽管去除牺牲层212的过刻蚀时间较长，但是由于沟道牺牲层241的材料和牺牲层212的材料不同，且在去除牺牲层212的工艺中，对牺牲层212的刻蚀速率与对沟道牺牲层241的刻蚀速率之比值大于300:1，因此去除牺牲层212的工艺对沟道牺牲层241的损耗较少，相应的，与绝缘层211处于同一层高度的沟道牺牲层241不会被掏空，后续避免相邻两层导电层之间连接在一起。

结合参考图21和图22，图21为在图19基础上的示意图，图22为在图20基础上的示意图，且图22为沿图21中切割线A-A1的剖面结构示意图，刻蚀第一开口340(结合参考图19和图20)侧部的沟道牺牲层241直至暴露出高K栅介质层251，形成第二开口341。

由于沟道牺牲层241的厚度相对牺牲层212的厚度较小，因此刻蚀第一开口340侧部的沟道牺牲层241的过刻蚀时间相对于刻蚀去除牺牲层212的过刻蚀时间较少，因此刻蚀第一开口340侧部的沟道牺牲层241的工艺不会将与绝缘层211处于同一层高度的沟道牺牲层241掏空，后续避免相邻两层导电层之间连接在一起。

本实施例中，刻蚀去除第一开口340侧部的沟道牺牲层241，使第一开口340形成第二开口341，第二开口341在相邻沟道孔220连线上的空间得到拓展。因此无需增加相邻沟道孔220之间的距离，也无需减小沟道孔220的孔径，就可以获取较大空间的第二开口341。且高K栅介质层251形成在沟道孔220中，因此高K栅介质层251无需占用第二开口341的空间。对于相邻沟道孔220之间的第二开口341，第二开口341的纵向尺寸与横向尺寸之比值能够得到降低。

结合参考图23和图24，图23为在图21基础上的示意图，图24为在图22基础上的示意图，且图24为沿图23中切割线A-A1的剖面结构示意图，在第二开口341中形成导电层350。

形成所述导电层350的工艺为沉积工艺。所述导电层350的材料为金属，如钨。所述导电层350可用于构成控制栅或选择栅。

在形成导电层350的过程中，导电层350沿沟道孔220侧壁、以及第二开口341的顶部和底部生长。由于第二开口341为导电层350生长提供的空间中，第二开口341的纵向尺寸与横向(x轴的方向和y轴的方向)尺寸之比值能够得到降低，因此能够使导电层350沿第二开口341的顶部和底部在纵向(z轴方向)充分生长，避免导电层350生长时在相邻沟道孔220之间过早的闭合，这样避免相邻沟道孔220之间的导电层350封口后存在缝隙。综上，提高了3D-NAND闪存的性能。

其次，刻蚀去除第一开口340侧部的沟道牺牲层241直至暴露出高K栅介质层251，形成第二开口341。在刻蚀去除第一开口340侧部的沟道牺牲层241的过程中能够以高K栅介质层251为停止层，进而使得刻蚀去除第一开口340侧部的沟道牺牲层241的工艺能够得到较好的控制。

本实施例中，还包括：形成所述导电层350后，在所述栅极隔槽330中形成源线结构(未图示)。

本实施例中，所述沟道复合层、沟道牺牲层241和高K栅介质层251构成沟道结构。

相应的，本实施例还提供一种采用上述方法形成的3D-NAND闪存，请参考图23和图24，包括：半导体衬底200；位于所述半导体衬底200上的堆叠结构，所述堆叠结构包括交错层叠的若干层绝缘层211和若干层导电层350；贯穿所述堆叠结构的沟道结构，所述沟道结构包括高K栅介质层251和沟道牺牲层241，所述高K栅介质层251在垂直于半导体衬底200的方向上连续分布，沟道牺牲层241位于所述高K栅介质层251和所述绝缘层211之间，且沟道牺牲层241在垂直于所述半导体衬底200的方向上被所述导电层350隔断。

所述沟道牺牲层241的材料和所述高K栅介质层251的材料不同；所述沟道牺牲层241的材料为氧化硅、氮氧化硅、碳氧化硅或高K介质材料。

所述沟道牺牲层241和所述高K栅介质层251的总厚度为第一尺寸；所述沟道结构在具有沟道牺牲层241和高K栅介质层251的位置处对应的直径为第二尺寸。

本实施例中，第一尺寸为第二尺寸的2％～30％。

具体的，所述第二尺寸为50纳米～500纳米；所述沟道牺牲层241的厚度为1纳米～50纳米，所述高K栅介质层251的厚度为1纳米～50纳米。

所述沟道结构还包括沟道复合层，所述沟道复合层位于所述高K栅介质层251的表面，且所述高K栅介质层251位于所述沟道牺牲层241和所述沟道复合层之间。

所述沟道复合层包括位于所述高K栅介质层251表面的本征栅介质层261和位于所述本征栅介质层261表面的沟道层281；所述本征栅介质层261包括阻挡介质层、捕获电荷层和隧穿介质层，所述阻挡介质层、捕获电荷层和隧穿介质层在垂直于沟道结构侧壁且自沟道结构外至沟道结构内的方向上依次层叠。

所述沟道复合层还包括沟道介质层291和多晶硅连接层311，所述沟道介质层291位于沟道层281的表面，所述多晶硅连接层311位于所述沟道层281上，且所述沟道介质层291被所述多晶硅连接层311和沟道层281包裹。

关于所述沟道复合层中其它内容请参照前述内容，不再详述。

所述3D-NAND闪存还包括：位于所述沟道结构和所述半导体衬底200之间的衬底延伸层230。所述沟道牺牲层241、高K栅介质层251和沟道复合层均位于衬底延伸层230上。

所述沟道牺牲层241还位于所述衬底延伸层230的部分表面；所述衬底延伸层部分表面的沟道牺牲层241和所述沟道结构侧部底层的沟道牺牲层241连接且呈“L”形。

所述3D-NAND闪存还包括：覆盖所述复合介质层210、沟道复合层、沟道牺牲层241和高K栅介质层251的顶层介质层320。

本实用新型技术方案提供的3D-NAND闪存中，所述沟道结构包括沟道牺牲层和高K栅介质层。所述高K栅介质层无需占用相邻绝缘层之间的空间。所述沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断，即所述导电层沿延伸至相邻层的沟道牺牲层之间。因此，当所述沟道结构在具有沟道牺牲层和高K栅介质层的位置处的直径一定的情况下，能够使得导电层在横向方向的尺寸较大。这样使得利于导电层在纵向充分生长，导电层在封口处中不易出现缝隙。综上，提高了3D-NAND闪存的性能。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种3D-NAND闪存，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交错层叠的若干层绝缘层和若干层导电层；

贯穿所述堆叠结构的沟道结构，所述沟道结构包括高K栅介质层和沟道牺牲层，所述高K栅介质层在垂直于半导体衬底的方向上连续分布，沟道牺牲层位于所述高K栅介质层和所述绝缘层之间，且沟道牺牲层在垂直于所述半导体衬底的方向上被所述导电层隔断。

2.根据权利要求1所述的3D-NAND闪存，其特征在于，所述沟道牺牲层和所述高K栅介质层的总厚度为第一尺寸；所述沟道结构在具有沟道牺牲层和高K栅介质层的位置处对应的直径为第二尺寸，第一尺寸为第二尺寸的2％～30％。

3.根据权利要求2所述的3D-NAND闪存，其特征在于，所述第二尺寸为50纳米～500纳米；所述沟道牺牲层的厚度为1纳米～50纳米，所述高K栅介质层的厚度为1纳米～50纳米。

4.根据权利要求1所述的3D-NAND闪存，其特征在于，所述沟道结构还包括沟道复合层，所述沟道复合层位于所述高K栅介质层的表面，且所述高K栅介质层位于所述沟道牺牲层和所述沟道复合层之间。

5.根据权利要求4所述的3D-NAND闪存，其特征在于，所述沟道复合层包括位于所述高K栅介质层表面的本征栅介质层和位于所述本征栅介质层表面的沟道层；所述本征栅介质层包括阻挡介质层、捕获电荷层和隧穿介质层，所述阻挡介质层、捕获电荷层和隧穿介质层在垂直于沟道结构侧壁且自沟道结构外至沟道结构内的方向上依次层叠。

6.根据权利要求1所述的3D-NAND闪存，其特征在于，还包括：位于所述沟道结构和所述半导体衬底之间的衬底延伸层。

7.根据权利要求6所述的3D-NAND闪存，其特征在于，所述沟道牺牲层还位于所述衬底延伸层的部分表面；所述衬底延伸层部分表面的沟道牺牲层和所述沟道结构侧部底层的沟道牺牲层连接且呈“L”形。