CN208580737U - 堆叠式芯片封装结构 - Google Patents

Abstract

本实用新型揭示了一种堆叠式芯片封装结构，封装结构包括：第一芯片，第一芯片具有彼此相对的第一表面以及第二表面，第二表面上形成有空白区域；形成于所述第一芯片边缘且与所述第一芯片平齐的塑封层；第二芯片，第二芯片通过倒装工艺封装于第一芯片和塑封层的空白区域上，第二芯片为倒装芯片。本实用新型的堆叠式芯片封装结构通过将第二芯片封装于第一芯片和塑封层的空白区域内，堆叠式封装充分利用了第一芯片背面的空白区域，减小了封装结构的平面面积，实现了封装的平面面积小型化。

Description

堆叠式芯片封装结构

技术领域

本实用新型属于半导体制造领域技术，尤其涉及一种堆叠式芯片封装结构。

背景技术

随着电子产品多功能化和小型化的潮流，高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展。

目前，晶圆级芯片尺寸封装(Wafer Level Chip Size Packaging，WLCSP)通常是把半导体芯片上外围排列的焊垫通过再分布过程分布成面阵排列的大量金属焊球，金属焊球也被称为焊接凸点。由于晶圆级芯片尺寸封装先在整片晶圆上进行封装和测试，然后再切割，因而有着更明显的优势：首先是工艺工序大大优化，晶圆直接进入封装工序，而传统工艺在封装之前要对晶圆进行切割、分类；并且，所述晶圆级芯片尺寸封装是所有集成电路一次封装，刻印工作直接在晶圆上进行，封装测试一次完成，有别于传统组装工艺，使得生产周期和生产成本大幅下降。

现有晶圆级芯片尺寸封装中当需要集成多颗芯片时，需在晶圆平面内形成多颗芯片，并通过再布线层实现芯片间的互联，最后通过焊接凸点作为多颗芯片的端子。采用上述方案虽然可进行多芯片的集成，但同一平面内的芯片大大增加了整个封装结构的平面面积，不利于芯片封装的小型化。

因此，针对上述技术问题有必要提供一种堆叠式芯片封装结构。

实用新型内容

本实用新型的目的在于提供一种堆叠式芯片封装结构，该结构通过将第二芯片堆叠封装于第一芯片表面的空白区域内，能够减小封装的平面面积，实现了芯片封装的小型化。

为实现上述实用新型目的，本实用新型采用如下技术方案，

一种堆叠式芯片封装结构，所述封装结构包括：

第一芯片及位于第一芯片外围的塑封层，所述第一芯片和塑封层的表面上具有空白区域；

第二芯片，所述第二芯片为倒装芯片，所述第二芯片倒装封装于所述第一芯片和塑封层的空白区域上。

作为本实用新型的进一步改进，所述封装结构包括：

第一芯片，所述第一芯片具有彼此相对的第一表面以及第二表面，所述第一芯片具有位于所述第一表面的感应区以及与感应区电耦合的焊垫；

形成于所述第一芯片边缘且与所述第一芯片平齐的塑封层；

形成于所述第一芯片的第二表面且朝向第一表面延伸的通孔，所述通孔底部暴露所述焊垫；

形成于所述第一芯片和塑封层上的第一再布线层，所述第一再布线层自通孔的底部和侧壁延伸至所述第一芯片及塑封层上方，所述第一再布线层与所述焊垫电连接；

形成于所述第一芯片上未被第一再布线层覆盖的空白区域内的电连接部；

形成于所述空白区域内的第二再布线层，所述第二再布线层与所述电连接部电连接，且第二再布线层自电连接部围设形成的区域向外延伸；

第二芯片，所述第二芯片通过倒装工艺封装于第一芯片的空白区域上，所述第二芯片为倒装芯片，且第二芯片与所述电连接部对位封装；

形成于所述第一芯片的第二表面上部、塑封层上部以及所述通孔中的阻焊层，所述阻焊层覆盖所述第一再布线层和第二再布线层；

形成于所述阻焊层上且电连接所述第一再布线层的第一电连接端子和电连接所述第二再布线层的第二电连接端子。

作为本实用新型的进一步改进，所述第一电连接端子设于所述塑封层与通孔之间的第一芯片和/或塑封层上方的第一再布线层上。

作为本实用新型的进一步改进，所述第一芯片的第二表面上形成有第三再布线层，所述第三再布线层直接或间接导通相应的焊垫和电连接部。

作为本实用新型的进一步改进，所述第三再布线层的一端电性连接至焊垫或第一再布线层，另一端电性连接至电连接部或第二再布线层。

作为本实用新型的进一步改进，所述封装结构包括电性导通相应第一电连接端子和第二电连接端子的电连接线。

作为本实用新型的进一步改进，所述封装结构还包括封装于第一芯片、第二芯片和塑封层上的线路板，所述线路板上设有电性导通相应第一电连接端子和第二电连接端子的线路层。

作为本实用新型的进一步改进，每个第一芯片第二表面上的空白区域内封装有一个或多个第二芯片。

作为本实用新型的进一步改进，所述阻焊层的厚度为10μm～50μm。

与现有技术相比，本实用新型的堆叠式芯片封装结构通过将第二芯片封装于第一芯片和塑封层的空白区域内，堆叠式封装充分利用了第一芯片背面的空白区域，减小了封装结构的平面面积，实现了封装的平面面积小型化。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型第一实施方式中晶圆的平面结构示意图；

图2是本实用新型第一实施方式中第一芯片的结构示意图；

图3是本实用新型第一实施方式中填充塑封材料的示意图；

图4是本实用新型第一实施方式中研磨塑封材料后第一芯片和塑封层的结构示意图；

图5是本实用新型第一实施方式中第一芯片形成通孔后的结构示意图；

图6是本实用新型第一实施方式中第一芯片和塑封层上形成第一再布线层后的结构示意图；

图7是本实用新型第一实施方式中第一芯片上形成电连接部和第二再布线层后的结构示意图；

图8是本实用新型第一实施方式中倒装封装第二芯片后的结构示意图；

图9是本实用新型第一实施方式中堆叠式芯片封装结构的侧视结构示意图；

图10是本实用新型第一实施方式中堆叠式芯片封装结构的俯视结构示意图；

图11是本实用新型第二实施方式中堆叠式芯片封装结构的俯视结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明的是，提供这些附图的目的是为了有助于理解本实用新型的实施例，而不应解释为对本实用新型的不当限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

参图1所示，本实用新型第一实施方式中晶圆100具有多颗网格排布的第一芯片10，第一芯片10可以是影像传感器芯片、指纹芯片等，在第一芯片10之间具有切割沟道，后续完成封装工艺以及测试之后，沿切割沟道分离第一芯片。需要说明的是，相邻两个第一芯片10之间的切割沟道仅为两个第一芯片10之间预留的用于切割的留白区域，切割沟道与两侧的第一芯片10之间不具有实际的边界线。

结合图2所示，第一芯片10具有彼此相对的第一表面101以及第二表面102，第一表面101和第二表面102也可以认为是晶圆100的基底的两个表面，每一第一芯片10具有感应区11以及与感应区11电耦合的多个焊垫12，焊垫12位于感应区11的外围且与感应区11均位于第一芯片10的第一表面101上，感应区11以及焊垫12设置于第一芯片10的正面，第一芯片10的背面对应与第一芯片10的第二表面102。

参图3至图9所示，第一芯片10的外围形成有塑封层30，塑封材料填充到第一芯片10之间的空隙并且与第一芯片的第二表面102平齐。其中，塑封材料应为低应力低翘曲的材料，如塑封材料是热固性材料，在小于150℃的区间，CTE低于10ppm/℃，热固性材料优选为环氧塑封料(EMC：EpoxyMoldingCompound)或其它热固型材料。

第一芯片10的第二表面102设置有贯穿第一芯片10的基体的通孔13，通孔13用于露出焊垫12，以便于实现第一电连接端子17与焊垫12的电连接。其中，通孔13可以为双层通孔，倒梯形孔或者直孔。具体的，直孔可以为圆柱形或是棱柱形通孔。此时，通孔13在由第一表面101指向第二表面102的方向上，通孔的孔径逐渐不变。当然，直孔的横截面还可以是矩形、椭圆形或者其它形状。通孔13与焊垫12一一对应，通孔13用于露出对应的焊垫12。形成通孔13的方法有激光打孔、光刻等。

在第一芯片10的第二表面102和塑封层30上形成有第一再布线层15，至少用于电连接焊垫12。第一再布线层15上设置有第一电连接端子17，本实施方式中优选地，第一电连接端子构造为焊接凸起(BGA)，当然也可以是形成在第一再布线层15上的平面焊垫(LGA)，即由第一再布线层15的一部分构成的接触端子。第一电连接端子17通过第一再布线层15与焊垫12电连接，且用于与外部电路电连接。再布线的金属线材料是铜，再布线铜与焊垫12之间有增强再布线铜和焊垫12相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。第一再布线层15的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。

优选地，本实施方式中的第一电连接端子17设置于通孔13的外侧，即位于通孔外侧的第一芯片10和塑封层30上的第一再布线层15上。第一电连接端子17通过设置在通孔13内的第一再布线层15与焊垫12电连接。第一再布线层15与第一芯片10的基体之间还具有绝缘层14。绝缘层14覆盖通孔13的侧壁，且露出通孔13的底部，以便于第一再布线层15和焊垫12电连接。第一再布线层15覆盖通孔13的底部以及绝缘层14。绝缘层14优选的构造为绝缘/介电薄膜，绝缘/介电薄膜是光敏感的绝缘/介电薄膜，如SU-8。光敏感介电薄膜可以通过旋转涂覆或压膜、光刻的一序列工艺沉积在第一芯片10的背面。

参图7、图8所示，本实施方式中的第一芯片10的第二表面102上，第一再布线层15和第一电连接端子17分布于第二表面102的一侧，第一芯片10的第二表面102上未被第一再布线层15和第一电连接端子17覆盖的区域为空白区域，空白区域内封装有第二芯片20。优选地，本实施方式中以一个第二芯片20为例进行说明，在其他实施方式中也可以封装多个第二芯片20。另外，第一再布线层15和第一电连接端子17也不限于分布在第二表面102的一侧，凡是在第二表面102上形成用于封装第二芯片20的空白区域的实施方式均属于本实用新型所保护的范围。

第二芯片20可以为控制芯片、控制芯片，也可以为影像传感器芯片、指纹芯片等。本实施方式中的第二芯片20为倒装芯片(FC，Flip Chip)，其采用倒装封装的方式封装于第一芯片10上第二表面102的空白区域内。

具体地，空白区域内形成有若干电连接部21，第二芯片20倒装封装时与电连接部21进行对位，从而实现电连接部21与第二芯片20的电连接。

在第一芯片10的第二表面102形成第二再布线层22，至少用于电连接电连接部21。第二再布线层22上设置有第二电连接端子23，本实施方式中优选地，第二电连接端子构造为焊接凸起(BGA)，当然也可以是形成在第二再布线层22上的平面焊垫(LGA)，即由第二再布线层22的一部分构成的接触端子。第二电连接端子23通过第二再布线层22与电连接部21电连接，且用于与外部电路电连接。再布线的金属线材料是铜，再布线铜与电连接部21之间有增强再布线铜和电连接部21相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。第二再布线层22的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。

具体的，在第一再布线层15和第二再布线层22表面还设置有阻焊层16，阻焊层16表面具有设置有第一电连接端子17和第二电连接端子23的开口，以便于设置第一电连接端子17和第二电连接端子23，使得第一电连接端子17和第二电连接端子23和开口处的第一再布线层15和第二再布线层22电连接。形成阻焊层16的方法包括沉积、光刻、化学镀镍/铝的一序列工艺。在实际的工艺中，两个芯片之间的阻焊层16的厚度会大于每个芯片中部的阻焊层的厚度，为防止阻焊层在芯片边缘堆积过多，可以对阻焊层进行烘烤并进行去除第一芯片边缘的部分阻焊层，以使阻焊层的厚度为10μm～50μm。

进一步地，在本实施方式中在第一芯片10的第二表面102上还形成第三再布线层24，第三再布线层24直接或间接导通相应的焊垫12和电连接部21，具体地，第三再布线层24的一端电性连接至焊垫12或第一再布线层15，另一端电性连接至电连接部21或第二再布线层22，如此即可导通相应的焊垫12和电连接部21。第三再布线层24的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。

具体的，本实施方式所涉及的堆叠式芯片结构的封装方法，具体步骤如下：

参图1、图2所示，提供晶圆100，晶圆100具有多颗网格排布的第一芯片10，第一芯片10可以承载于玻璃载板或者其他材料的透光基板上，且相邻的第一芯片10之间分离分布。第一芯片10可以是影像传感器芯片、指纹芯片等，第一芯片10具有彼此相对的第一表面101(正面)以及第二表面102(背面)，第一芯片10具有位于第一表面的感应区11以及与感应区电耦合的焊垫12，感应区11设置于第一表面101，相邻的第一芯片10之间具有切割沟道，以便于在后续切割工艺中进行切割处理。

参图3所示，在第一芯片10之间施加塑封材料，使第一芯片10之间的空间被完全填充，并且第一芯片10的第二表面102完全被塑封材料覆盖。其中，塑封材料应为低应力低翘曲的材料，如塑封材料是热固性材料，在小于150℃的区间，CTE低于10ppm/℃，热固性材料优选为环氧塑封料(EMC：EpoxyMoldingCompound)或其它热固型材料。

参图4所示，研磨塑封材料形成塑封层30，露出第一芯片10，研磨后的塑封层30上表面与第一芯片10的第二表面102平齐。塑封层30作为再布线层等的辅助支撑材料，可以用于后续芯片的封装。

参图5所示，通过光刻及等离子蚀刻工艺，在第一芯片10的第二表面102形成朝向第一表面延伸的通孔13，通孔13底部暴露出焊垫12。

参图6所示，在光刻及等离子蚀刻后的第一芯片10的背面和塑封层30上通过气相沉积技术形成绝缘层14，其覆盖的表面为暴露出第一芯片10的背面的所有面、以及塑封层30的上表面。

接下来，在第一芯片10和塑封层30上形成自通孔12的底部和侧壁延伸至第一芯片10的第二表面102和塑封层30的第一再布线层15，第一再布线层15的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。第一芯片10的第二表面102和塑封层30上上未被第一再布线层15覆盖的区域为空白区域。

参图7所示，在空白区域内形成电连接部21，并在空白区域内形成第二再布线层22，第二再布线层22与电连接部21电连接，且第二再布线层22自电连接部21围设形成的区域向外延伸，第二再布线层22的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。

另外，在本实施方式中在第一芯片10的第二表面102上形成第三再布线层24，第三再布线层24直接或间接导通相应的焊垫12和电连接部21，具体地，第三再布线层24的一端电性连接至焊垫12或第一再布线层15，另一端电性连接至电连接部21或第二再布线层22，如此即可导通相应的焊垫12和电连接部21。第三再布线层24的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。

参图8所示，提供第二芯片20，第二芯片20可以为控制芯片、控制芯片，也可以为影像传感器芯片、指纹芯片等。第二芯片20为倒装芯片(FC，Flip Chip)，将第二芯片20与电连接部21进行对位，再通过倒装封装的方式将第二芯片20封装于第一芯片10上第二表面102的空白区域内。

参图9所示，在第一芯片10的第二表面102上部以、通孔中以及塑封层上方形成阻焊层16，阻焊层16覆盖第一再布线层15、第二再布线层22和第三再布线层24。采用喷涂工艺形成阻焊层16，方便后续上焊球工艺，起阻焊、保护芯片的作用。

在完成上述工艺后，可对先对形成的封装结构的阻焊层16进行烘烤，再进行去除第一芯片边缘的部分阻焊层，或者先进行去除芯片边缘的部分阻焊层16，再对阻焊层进行烘烤，最终阻焊层的厚度为10μm～50μm。

而后在阻焊层16上进行开口，开口用于露出部分第一再布线层15和第二再布线层22，在开口处形成第一电连接端子17和第二电连接端子23，第一电连接端子17和第二电连接端子23分别与第一再布线层15和第二再布线层22电连接。第一电连接端子17和第二电连接端子23和可以为焊接凸起或者平面焊垫。

最后对晶圆100进行切割分离，获得多个独立的堆叠式芯片封装结构，堆叠式芯片封装结构如图9、图10所示。

本实施方式中第二电连接端子23设置于塑封层30与通孔13之间的第一芯片10和塑封层30上方的第一再布线层15上，通过塑封层进行辅助支撑，将第二电连接端子23设置于通孔13的外侧，能够增大第一芯片上空白区域的面积。

参图11所示，在本实用新型的第二实施方式中，第一芯片10的背面和塑封层30上仅形成有第一再布线层15和第二再布线层22，而并未设置导通相应的焊垫和电连接部的第三再布线层24。相应的焊垫和电连接部通过外部的线路板电连接，具体地，本实施方式中的堆叠式芯片封装结构与外部的线路板进行封装，线路板分别通过焊垫与第一电连接端子17和第二电连接端子23电连接，同时，线路板上相应的焊垫之间设有线路层，通过线路层实现相应第一电连接端子17和第二电连接端子23的电连接，以实现第一芯片10和第二芯片20之间的通信。

在本实用新型的第三实施方式中，堆叠式芯片封装结构与第二实施方式中完全类似，也未设置第三再布线层24，而是直接通过电连接线(导线等)直接连接相应的第一电连接端子17和第二电连接端子23，通过电连接线直接实现第一电连接端子17和第二电连接端子23的电连接，以实现第一芯片10和第二芯片20之间的通信。

应当理解的是，上述各实施方式中，第一电连接端子17和第一再布线层15分布于第一芯片10背面和塑封层30的两侧，其余部分为空白区域，在其他实施方式中第一电连接端子17和第一再布线层15也可以分布于第一芯片10背面和塑封层30的一侧或多侧，其他区域即为用于封装第二芯片20的空白区域，此处不再举例进行详细说明。

本实用新型的堆叠式芯片封装结构通过将第二芯片封装于第一芯片和塑封层的空白区域内，堆叠式封装充分利用了第一芯片背面的空白区域，减小了封装结构的平面面积，实现了封装的平面面积小型化。

虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种堆叠式芯片封装结构，其特征在于，所述封装结构包括：

第一芯片及位于第一芯片外围的塑封层，所述第一芯片和塑封层的表面上具有空白区域；

第二芯片，所述第二芯片为倒装芯片，所述第二芯片倒装封装于所述第一芯片和塑封层的空白区域上。

2.根据权利要求1所述的堆叠式芯片封装结构，其特征在于，所述封装结构包括：

第一芯片，所述第一芯片具有彼此相对的第一表面以及第二表面，所述第一芯片具有位于所述第一表面的感应区以及与感应区电耦合的焊垫；

形成于所述第一芯片边缘且与所述第一芯片平齐的塑封层；

形成于所述第一芯片的第二表面且朝向第一表面延伸的通孔，所述通孔底部暴露所述焊垫；

形成于所述第一芯片和塑封层上的第一再布线层，所述第一再布线层自通孔的底部和侧壁延伸至所述第一芯片及塑封层上方，所述第一再布线层与所述焊垫电连接；

形成于所述第一芯片上未被第一再布线层覆盖的空白区域内的电连接部；

形成于所述空白区域内的第二再布线层，所述第二再布线层与所述电连接部电连接，且第二再布线层自电连接部围设形成的区域向外延伸；

第二芯片，所述第二芯片通过倒装工艺封装于第一芯片的空白区域上，所述第二芯片为倒装芯片，且第二芯片与所述电连接部对位封装；

形成于所述第一芯片的第二表面上部、塑封层上部以及所述通孔中的阻焊层，所述阻焊层覆盖所述第一再布线层和第二再布线层；

形成于所述阻焊层上且电连接所述第一再布线层的第一电连接端子和电连接所述第二再布线层的第二电连接端子。

3.根据权利要求2所述的堆叠式芯片封装结构，其特征在于，所述第一电连接端子设于所述塑封层与通孔之间的第一芯片和/或塑封层上方的第一再布线层上。

4.根据权利要求2所述的堆叠式芯片封装结构，其特征在于，所述第一芯片的第二表面上形成有第三再布线层，所述第三再布线层直接或间接导通相应的焊垫和电连接部。

5.根据权利要求4所述的堆叠式芯片封装结构，其特征在于，所述第三再布线层的一端电性连接至焊垫或第一再布线层，另一端电性连接至电连接部或第二再布线层。

6.根据权利要求2所述的堆叠式芯片封装结构，其特征在于，所述封装结构包括电性导通相应第一电连接端子和第二电连接端子的电连接线。

7.根据权利要求2所述的堆叠式芯片封装结构，其特征在于，所述封装结构还包括封装于第一芯片、第二芯片和塑封层上的线路板，所述线路板上设有电性导通相应第一电连接端子和第二电连接端子的线路层。

8.根据权利要求2所述的堆叠式芯片封装结构，其特征在于，每个第一芯片第二表面上的空白区域内封装有一个或多个第二芯片。

9.根据权利要求2所述的堆叠式芯片封装结构，其特征在于，所述阻焊层的厚度为10μm～50μm。