CN208478329U - 用于sot/tsot封装的引线框架 - Google Patents
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Abstract
本实用新型涉及一种用于SOT/TSOT封装的引线框架，包括基岛和引脚，所述引脚包括内引脚和外引脚，所述基岛包括铜箔层以及覆盖在铜箔层上的第一镀银层，所述第一镀银层上开设有用于粘贴芯片的窗口，所述第一镀银层的厚度为3um‑5um。本实用新型不再采用容易分层的全覆盖镀银结构，而是采用中部为裸铜的中空镀银结构，由于芯片通过银浆和基岛上的裸铜区直接固定连接，从而使芯片和基岛能够紧密贴合，因此芯片产生的热量能够迅速通过银浆和基岛散发到外部，使封装体内部的温度始终处于安全范围内，从而保证了芯片的使用寿命；由于本实用新型采用中空镀银结构，不仅节省了材料用量，还降低了生产成本，因此使产品更加具有市场竞争力。
Description
技术领域
本实用新型涉及芯片封装技术领域，尤其涉及一种用于SOT/TSOT封装的引线框架。
背景技术
引线框架作为集成电路的芯片载体，一般通过金线实现芯片内部电路引出端与外引线的电气连接，它起到了和外部电路连接的桥梁作用。在半导体中，引线框架需要在强度、弯曲、导电性、导热性、耐热性、热匹配、耐腐蚀、共面性和应力释放等方面达到较高的标准。引线框架的主要功能是为芯片提供机械支撑，并作为导电介质连接芯片电路和外部电路从而形成电信号通路，以及与封装外壳一同向外散发芯片工作时产生热量的散热通路。
半导体包括集成电路和分立器件，由于集成电路和分立器件在封装方式上存在差异性，因此需要采用不同的引线框架进行封装。集成电路运用广泛且发展迅速，目前有DIP、SOP、QFP、BGA、CSP等封装方式；分立器件主要包括各种晶体管，封装上一般采用TO、SOT/TSOT等封装方式。
引线框架主要包括两部分：基岛和引脚。其中基岛是用来固定芯片，起到机械支撑的作用，而引脚则起到连接芯片和外部电路的作用。引脚有分为内引脚和外引脚，内引脚是包裹在塑封体内部，并通过金线和芯片上的焊盘连接；外引脚则暴露在塑封体的外部，它提供塑封体与PCB板的机械和电学连接。
为了保证与金线的焊接性，一般在基岛上通过镀银现实。在粘贴芯片时，需要先在基岛上涂覆一层银浆，然后通过银浆将芯片固定在基岛上。由于银浆和镀银层之间容易发生分层现象，导致芯片产生的热量无法传导通畅，以致封装体内部的温度过高，从而影响芯片的使用寿命。
实用新型内容
本实用新型的目的在于提供一种散热性能好、成本低的用于SOT/TSOT封装的引线框架。
为了解决上述技术问题，本实用新型提供的技术方案为：
一种用于SOT/TSOT封装的引线框架，包括基岛和引脚，所述引脚包括内引脚和外引脚，所述基岛包括铜箔层以及覆盖在铜箔层上的第一镀银层，所述第一镀银层上开设有用于粘贴芯片的窗口，所述第一镀银层的厚度为3um-5um。
其中，所述内引脚上设有第二镀银层，所述第二镀银层的厚度为3um-5um。
其特征在于，所述第一镀银层为环带状，且左右两端分别向外延伸形成凸齿状结构。
其中，所述第一镀银层的宽度为0.2mm-0.3mm。
本实用新型的有益效果为：本实用新型不再采用容易分层的全覆盖镀银结构，而是采用中部为裸铜的中空镀银结构，由于芯片通过银浆和基岛上的裸铜区直接固定连接，从而使芯片和基岛能够紧密贴合，因此芯片产生的热量能够迅速通过银浆和基岛散发到外部，使封装体内部的温度始终处于安全范围内，从而保证了芯片的使用寿命；由于本实用新型采用中空镀银结构，不仅节省了材料用量，还降低了生产成本，因此使产品更加具有市场竞争力。
附图说明
图1是本实用新型所述局部示意图；
1、基岛；11、第一镀银层；111、窗口；12、第二镀银层；13、裸铜区；2、引脚；21、内引脚；22、外引脚。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
作为本实用新型所述用于SOT/TSOT封装的引线框架的实施例，如图1所示，包括基岛1和引脚2，所述引脚2包括内引脚21和外引脚22，所述基岛1包括铜箔层以及覆盖在铜箔层上的第一镀银层11，所述第一镀银层11上开设有用于粘贴芯片的窗口111，所述第一镀银层11的厚度为3um-5um。
本实用新型不再采用容易分层的全覆盖镀银结构，而是采用中部为裸铜的中空镀银结构，由于芯片通过银浆和基岛1上的裸铜区13直接固定连接，从而使芯片和基岛1能够紧密贴合，因此芯片产生的热量能够迅速通过银浆和基岛1散发到外部，使封装体内部的温度始终处于安全范围内，从而保证了芯片的使用寿命；由于本实用新型采用中空镀银结构，不仅节省了材料用量，还降低了生产成本，因此使产品更加具有市场竞争力。
经过反复试验，将第一镀银层11的厚度设置为3um，不仅能够保证基岛1具有良好的焊接性和导电性，还使所需材料的用量最少，从而降低了生产成本，因此使产品更加具有市场竞争力。
在本实施例中，所述内引脚21上设有第二镀银层12，从而提高内引脚21的焊接性和导电性。
优选地，所述第二镀银层12的厚度为3um，效果同上，此处不再赘述。
在本实施例中，所述第一镀银层11为环带状，且左右两端分别向外延伸形成凸齿状结构。基岛1镀银处理时，为了防止基岛1上的芯片焊区镀银，因此需要对芯片焊区进行特殊处理，从而保证芯片焊区之外的区域能够镀银。上述结构能够覆盖芯片焊区之外的区域，从而保证基岛1具有良好的焊接性和导电性。
在本实施例中，所述第一镀银层11的宽度为0.2mm。该宽度不仅能够保证金线和基岛1可靠地焊接在一起，还能够节省材料用量，使得生产成本降低，从而提高了产品的市场竞争力。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (4)
1.一种用于SOT/TSOT封装的引线框架，其特征在于，包括基岛和引脚，所述基岛包括铜箔层以及覆盖在铜箔层上的第一镀银层，所述第一镀银层上开设有用于粘贴芯片的窗口，所述第一镀银层的厚度为3um-5um，所述引脚包括内引脚和外引脚。
2.根据权利要求1所述的引线框架，其特征在于，所述内引脚上设有第二镀银层，所述第二镀银层的厚度为3um-5um。
3.根据权利要求1所述的引线框架，其特征在于，所述第一镀银层为环带状，且左右两端分别向外延伸形成凸齿状结构。
4.根据权利要求1所述的引线框架，其特征在于，所述第一镀银层的宽度为0.2mm-0.3mm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821007895.1U CN208478329U (zh) | 2018-06-28 | 2018-06-28 | 用于sot/tsot封装的引线框架 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201821007895.1U CN208478329U (zh) | 2018-06-28 | 2018-06-28 | 用于sot/tsot封装的引线框架 |
Publications (1)
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| CN208478329U true CN208478329U (zh) | 2019-02-05 |
Family
ID=65211670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201821007895.1U Active CN208478329U (zh) | 2018-06-28 | 2018-06-28 | 用于sot/tsot封装的引线框架 |
Country Status (1)
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|---|---|
| CN (1) | CN208478329U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116338443A (zh) * | 2023-05-31 | 2023-06-27 | 上海聚跃检测技术有限公司 | 一种sot芯片的热点定位方法及其制样方法 |
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2018
- 2018-06-28 CN CN201821007895.1U patent/CN208478329U/zh active Active
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