CN208462103U - 一种n位数字校准误差放大电路 - Google Patents

Abstract

本实用新型提供了一种N位数字校准误差放大电路，包括基本误差放大器，所述基本误差放大器的正相输入端为无电流输出能力的弱电压信号；其特征在于：还包括N位数字校准电路，所述N位数字校准电路包括N位二进制电流基准和多个开关，以及校准逻辑电路；N为大于等于2的自然数；通过校准逻辑电路调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。便于基于无电流输出能力的弱电压信号，特别是LED驱动电路的基本误差放大器进行失调电压补偿，并提高LED驱动电路的输出电流精度。

Description

一种N位数字校准误差放大电路

技术领域

本实用新型涉及一种N位数字校准误差放大电路，涉及电子电路领域。

背景技术

随着LED照明越来越得到广泛应用，LED的恒流驱动芯片需求也越来越大，对LED输出电流精度要求也越来越高，LED驱动芯片的设计是LED应用的关键。为了得到稳定可控的LED光源，需要设计高精度的LED驱动芯片。

图1所示为典型的LED驱动芯片结构，包括PWM可控基准电压产生电路、误差放大电路(误差放大器G_M)、PWM产生电路和输出开关电路(M₁)。在PWM可控基准电压产生电路中输入的LED调光信号(PWM Dimming)控制开关S1和S2轮流闭合；并经过一阶RC无源滤波(R_LPF和C_LPF)器输出一个与PWM信号占空比和V_REF相关的直流电平V_R1；这个直流电平通过反馈环路(误差放大器G_M的反相输入端与LED电流检测模块(电阻R_fb)的电流输入端(电阻R_fb的非接地端)相连)控制LED输出电流，从而得到一个稳定可控的LED输出电流。

高精度的LED驱动芯片中要求图1中误差放大器G_M(误差放大电路)的输入失调电压足够小；而在常规的误差放大器中，为了减小输入失调电压通常采用双极型晶体管(BJT)作为误差放大器的输入级，但是BJT的输入偏置电流流经大电阻会引入额外的失调，因此只能使用绝缘栅晶体管(MOSFET)作为误差放大器G_M的输入级；但是MOSFET作为运算放大器G_M的差分输入级会引入较大的失调电压，因此减小或消除输入失调电压就显得至关重要，LED驱动电路RC无源滤波器中为一个大电阻滤波信号，其后的输出电压为一个无电流输出能力的弱电压信号，基于弱电压信号的基准误差放大器的失调电压补偿一直都是一个无法攻克的难关。若通过使用自动调零技术减小误差放大器G_M的输入失调电压，由于采用自动调零技术的放大器输入级需要从信号源中抽取电流，所以自动调零技术在此误差放大器中的应用也受到限制。

实用新型内容

本实用新型要提供了一种N位数字校准误差放大电路，具有便于基于无电流输出能力的弱电压信号的基本误差放大器进行失调电压补偿的特征。

根据本发明提供的一种N位数字校准误差放大电路，包括基本误差放大器，所述基本误差放大器的正相输入端为无电流输出能力的弱电压信号；其特征在于：还包括N位数字校准电路，所述N位数字校准电路包括N位二进制电流基准和多个开关，以及校准逻辑电路；N为大于等于2的自然数；通过校准逻辑电路调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。

所述基本误差放大器为基本折叠式运算放大器，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

所述差分输入对包括第九PMOS管M_P9和第十PMOS管M_P10；所述基本折叠式运算放大器的反相输入端与第九PMOS管M_P9的栅极相连，正相输入端与第十PMOS管M_P10的栅极相连；

所述电流偏置电路包括：串联的第五PMOS管M_P5和第六PMOS管M_P6，串联的第三PMOS管M_P3和第四PMOS管M_P4，串联的第一PMOS管M_P1和第二PMOS管M_P2，串联的第一NMOS管M_N1和第二NMOS管M_N2，串联的第三NMOS管M_N3和第四NMOS管M_N4；所述第一NMOS管M_N1和第三NMOS管M_N3的源极均接地；所述第四NMOS管M_N4的漏极与第四PMOS管M_P4的漏极相连；所述第二NMOS管M_N2的漏极与第二PMOS管M_P2的漏极相连，且接于基本折叠式运算放大器的输出端；所述第一PMOS管M_P1、第三PMOS管M_P3和第五PMOS管M_P5的源极均接电源VCC；

所述源极跟随器包括第三电阻R₃和第四电阻R₄；所述第九PMOS管M_P9的源极接第三电阻R3的一端，漏极接于第一NMOS管M_N1和第二NMOS管M_N2之间；所述第十PMOS管M_P10的源极接第四电阻R₄的一端，漏极接于第三NMOS管M_N3和第四NMOS管M_N4之间；所述第三电阻R₃和第四电阻R₄的另一端均与第六PMOS管M_P6的漏极相连；

所述N位数字校准电路包括串联的第七PMOS管M_P7和第八PMOS管M_P8，串联的第五NMOS管M_N5和第六NMOS管M_N6；所述第八PMOS管M_P8的漏极和第六NMOS管M_N6漏极相连，栅极与第六PMOS管M_P6的栅极相连；所述第六NMOS管M_N6的栅极与第四NMOS管M_N3的栅极相连；所述第七PMOS管M_P7的源极接电源VCC，栅极接第五PMOS管M_P5的栅极；所述第五NMOS管M_N5的源极接地，栅极通过C3开关K_C3连接到基本折叠式运算放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第九PMOS管M_P9的源极，另一方面通过C6开关K_C6连接到第十PMOS管M_P10的源极；所述基本折叠式运算放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第九PMOS管M_P9的栅极，与基本折叠式运算放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第十PMOS管M_P10的栅极，与基本折叠式运算放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第六NMOS管M_N6的漏极相连。

所述基本误差放大器为标准的跨导放大器，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

所述差分输入对包括第十九PMOS管M_DP9和第二十PMOS管M_DP10；所述跨导放大器的反相输入端与第十九PMOS管M_DP9的栅极相连，正相输入端与第二十PMOS管M_DP10的栅极相连；

所述电流偏置电路包括：第十三PMOS管M_DP3、第十二PMOS管M_DP2、第十一PMOS管M_DP1、第十一NMOS管M_DN1、第十二NMOS管M_DN2第十三NMOS管M_DN3和第十四NMOS管M_DN4；所述第十一NMOS管M_DN1、第十二NMOS管M_DN2、第十三NMOS管M_DN3和第十四NMOS管M_DN4的源极均接地；所述第十一PMOS管M_DP1的漏极与第十一NMOS管M_DN1的漏极相连，且接于跨导放大器的输出端，栅极与第十二PMOS管M_DP2的栅极和漏极相连；所述第十二NMOS管M_DN2的栅极与漏极相连且与第十一NMOS管M_DN1的栅极相连，漏极接第二十PMOS管M_DP10的漏极；所述第十三NMOS管M_DN3的漏极与第十二PMOS管M_DP2的漏极相连，栅极与第十四NMOS管M_DN4的栅极相连；所述第十四NMOS管M_DN4的漏极与栅极相连，且与第十九PMOS管M_DP9的漏极相连；所述第十三PMOS管M_DP3、第十二PMOS管M_DP2和第十一PMOS管M_DP1的源极均接电源VCC；

所述源极跟随器包括第五电阻R_D1和第六电阻R_D2；所述第五电阻R_D1的一端接第十九PMOS管M_DP9的源极，另一端接第十三PMOS管M_DP3的漏极；所述第六电阻R_D2的一端接第二十PMOS管M_DP10的源极，另一端接第十三PMOS管M_DP3的漏极；

所述N位数字校准电路包括串联的第十四PMOS管M_DP4，串联的第十五NMOS管M_DN5和第十六NMOS管M_DN6；所述第十四PMOS管M_DP4的漏极和第十六NMOS管M_DN6漏极相连，栅极与第十三PMOS管M_DP3的栅极相连，源极接电源VCC；所述第十五NMOS管M_DN5的源极接地，栅极通过C3开关K_C3连接到跨导放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第十九PMOS管M_DP9的源极，另一方面通过C6开关K_C6连接到第二十PMOS管M_DP10的源极；所述跨导放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第二十PMOS管M_DP10的栅极，与跨导放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第二十PMOS管M_DP10的栅极，与跨导放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第十六NMOS管M_DN6的漏极相连。

与现有技术相比，本实用新型的有益效果是：便于基于无电流输出能力的弱电压信号，特别是LED驱动电路的基本误差放大器进行失调电压补偿，并提高LED驱动电路的输出电流精度。

附图说明

图1为现有技术LED驱动电路原理结构示意图。

图2为本发明其中一实施例的N位数字校准误差放大电路原理结构示意图。

图3为图2所示实施例中N位数字校准误差放大电路主要控制信号的时序图。

图4为本发明其中一实施例的N位数字校准误差放大电路原理结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

本说明书(包括任何摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

一种N位数字校准误差放大电路，包括基本误差放大器，所述基本误差放大器的正相输入端为无电流输出能力的弱电压信号；还包括N位数字校准电路，所述N位数字校准电路包括N位二进制电流基准和多个开关，以及校准逻辑电路；N为大于等于2的自然数；通过校准逻辑电路(Calibration Logic)调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。

所述N位数字校准电路与所述误差放大器相互控制，通过N位数字校准电路对所述误差放大器GM的失调进行补偿，并将此补偿值进行存储，所述误差放大器GM的残余误差会极大的降低，若N位数越高，其残余误差越小。

针对正相输入端为无电流输出能力的弱电压信号的基本误差放大器，本发明提出上述N位数字校准误差放大电路，由基本误差放大器于N位数字校准电路组成，根据本发明提出的校准原理(所述N位数字校准电路包括N位二进制电流基准和多个开关，以及校准逻辑电路；N为大于等于2的自然数；通过校准逻辑电路调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿)所设计的具体电路结构能够解决对于基本误差放大器的正相输入端为无电流输出能力的弱电压信号时，基本误差放大电路失调电压补偿的问题。

为方便进一步说明，作为本发明的一个实施例，所述基本误差放大器为基本折叠式运算放大器(由于此处的基本折叠式运算放大器为现有技术结构，在此描述的时候为方便与N位数字校准电路连接结构的连接关系描述清楚，在保证结构清楚的情况下，只是将折叠式运算放大器的一些基本结构进行了描述，本领域技术人员根据基本结构描述内容，能够轻而易举获得其他的相应结构，在此不再赘述)，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

如图2所示，所述差分输入对包括第九PMOS管M_P9和第十PMOS管M_P10；所述基本折叠式运算放大器的反相输入端与第九PMOS管M_P9的栅极相连，正相输入端与第十PMOS管M_P10的栅极相连；

所述电流偏置电路包括：串联的第五PMOS管M_P5和第六PMOS管M_P6，串联的第三PMOS管M_P3和第四PMOS管M_P4，串联的第一PMOS管M_P1和第二PMOS管M_P2，串联的第一NMOS管M_N1和第二NMOS管M_N2，串联的第三NMOS管M_N3和第四NMOS管M_N4；所述第一NMOS管M_N1和第三NMOS管M_N3的源极均接地；所述第四NMOS管M_N4的漏极与第四PMOS管M_P4的漏极相连；所述第二NMOS管M_N2的漏极与第二PMOS管M_P2的漏极相连，且接于基本折叠式运算放大器的输出端；所述第一PMOS管M_P1、第三PMOS管M_P3和第五PMOS管M_P5的源极均接电源VCC；

所述源极跟随器包括第三电阻R₃和第四电阻R₄；所述第九PMOS管M_P9的源极接第三电阻R3的一端，漏极接于第一NMOS管M_N1和第二NMOS管M_N2之间；所述第十PMOS管M_P10的源极接第四电阻R₄的一端，漏极接于第三NMOS管M_N3和第四NMOS管M_N4之间；所述第三电阻R₃和第四电阻R₄的另一端均与第六PMOS管M_P6的漏极相连；

所述N位数字校准电路包括串联的第七PMOS管M_P7和第八PMOS管M_P8，串联的第五NMOS管M_N5和第六NMOS管M_N6；所述第八PMOS管M_P8的漏极和第六NMOS管M_N6漏极相连，栅极与第六PMOS管M_P6的栅极相连；所述第六NMOS管M_N6的栅极与第四NMOS管M_N3的栅极相连；所述第七PMOS管M_P7的源极接电源VCC，栅极接第五PMOS管M_P5的栅极；所述第五NMOS管M_N5的源极接地，栅极通过C3开关K_C3连接到基本折叠式运算放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第九PMOS管M_P9的源极，另一方面通过C6开关K_C6连接到第十PMOS管M_P10的源极；所述基本折叠式运算放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第九PMOS管M_P9的栅极，与基本折叠式运算放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第十PMOS管M_P10的栅极，与基本折叠式运算放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第六NMOS管M_N6的漏极相连。

R₃、R₄是M_P9、M_P10源极跟随电阻，能够与基准电流共同产生失调电压校准信号，对基本误差放大器的失调电压进行消除。

上述电路结构能够方便实现对基本误差放大器的失调电压补充，再配合以失调电压补偿方法，通过校准逻辑电路(Calibration Logic)调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。

将第一开关到第N开关K₁～K_N、C1A开关K_C1A、C2A开关K_C2A、C4A开关K_C4A、C4B开关K_C4B、C5开关K_C5和C6开关K_C6断开，而C2A开关K_C2A、C2B开关K_C2B和C3开关K_C3闭合，此时基本误差放大器与第七PMOS管M_P7、第八PMOS管M_P8、第五NMOS管M_N5和第六NMOS管M_N6构成一个标准比较器，输入端为第九PMOS管M_P9和第十PMOS管M_P10的栅极，输出信号为V_A；根据标准比较器的输出信号的高低电平判断基本误差放大器的等效输入失调电压的方向；如果标准比较器的输出信号为低电平，则增大基本误差放大器正相输入端源极跟随电阻第四电阻R₄上的电流I₁，直到输出信号V_A的信号状态发生反转；根据输出信号V_A的信号状态的反转能够判断出失调电压补偿后的基本误差放大器的等效输入失调电压小于I₁*R₄，此时将第一开关到第N开关K₁～K_N、C5开关K_C5和C6开关K_C6状态进行锁存，然后将C2A开关K_C2A、C2B开关K_C2B和C3开关K_C3断开，C1A开关K_C1A、C4A开关K_C4A和C4B开关K_C4B闭合，失调电压校准过程结束，基本误差放大器重新工作在放大模式；其中，I₁为一个基准电流。经过补偿后的误差放大器的残余失调电压小于I₁*R₃，此残余误差远小于误差放大器的失调电压。

如图3所示，采用上述N位数字校准误差放大电路；通过校准逻辑电路调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。N位数字校准电路与所述误差放大器相互控制，通过N位数字校准电路对所述误差放大器G_M的失调进行补偿，并将此补偿值进行存储，误差放大器G_M的残余误差会极大的降低，若N位数越高，其残余误差越小。

增大电流I₁的过程中，以电流I₁的值为基本单元，翻倍增加，直到输出信号V_A的信号状态发生反转。如果等效输入失调电压为正，即当M_P10和M_P9栅接GND时，会导致V_A输出为低电平，根据V_A电压信号为低电平则需要在M_P10的源端电阻R₄上增大电流，使得R₄上的压降增大，此时开关K₁/K_C6闭合，使得R₄上的电压降增大I₁*R₄。

此时再次检测V_A电压信号，如果V_A仍然为低电平，则再次将开关K₁断开，K₂闭合，此时在R₄上增加的电流为2I₁，使得R₄上的电压降增大2I₁*R₄，在此检测此比较器输出信号V_A的状态；若V_A电平状态没有改变，则以此方式，逐步增大R₄上的电压降，直到V_A信号状态发生反转。

为方便进一步说明，作为本发明的一个实施例，所述基本误差放大器为标准的跨导放大器(由于此处的跨导放大器为现有技术结构，在此描述的时候为方便与N位数字校准电路连接结构的连接关系描述清楚，在保证结构清楚的情况下，只是将跨导放大器的一些基本结构进行了描述，本领域技术人员根据基本结构描述内容，能够轻而易举获得其他的相应结构，在此不再赘述)，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻。

如图4所示，所述差分输入对包括第十九PMOS管M_DP9和第二十PMOS管M_DP10；所述跨导放大器的反相输入端与第十九PMOS管M_DP9的栅极相连，正相输入端与第二十PMOS管M_DP10的栅极相连；

所述电流偏置电路包括：第十三PMOS管M_DP3、第十二PMOS管M_DP2、第十一PMOS管M_DP1、第十一NMOS管M_DN1、第十二NMOS管M_DN2第十三NMOS管M_DN3和第十四NMOS管M_DN4；所述第十一NMOS管M_DN1、第十二NMOS管M_DN2、第十三NMOS管M_DN3和第十四NMOS管M_DN4的源极均接地；所述第十一PMOS管M_DP1的漏极与第十一NMOS管M_DN1的漏极相连，且接于跨导放大器的输出端，栅极与第十二PMOS管M_DP2的栅极和漏极相连；所述第十二NMOS管M_DN2的栅极与漏极相连且与第十一NMOS管M_DN1的栅极相连，漏极接第二十PMOS管M_DP10的漏极；所述第十三NMOS管M_DN3的漏极与第十二PMOS管M_DP2的漏极相连，栅极与第十四NMOS管M_DN4的栅极相连；所述第十四NMOS管M_DN4的漏极与栅极相连，且与第十九PMOS管M_DP9的漏极相连；所述第十三PMOS管M_DP3、第十二PMOS管M_DP2和第十一PMOS管M_DP1的源极均接电源VCC；

所述源极跟随器包括第五电阻R_D1和第六电阻R_D2；所述第五电阻R_D1的一端接第十九PMOS管M_DP9的源极，另一端接第十三PMOS管M_DP3的漏极；所述第六电阻R_D2的一端接第二十PMOS管M_DP10的源极，另一端接第十三PMOS管M_DP3的漏极；

所述N位数字校准电路包括串联的第十四PMOS管M_DP4，串联的第十五NMOS管M_DN5和第十六NMOS管M_DN6；所述第十四PMOS管M_DP4的漏极和第十六NMOS管M_DN6漏极相连，栅极与第十三PMOS管M_DP3的栅极相连，源极接电源VCC；所述第十五NMOS管M_DN5的源极接地，栅极通过C3开关K_C3连接到跨导放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第十九PMOS管M_DP9的源极，另一方面通过C6开关K_C6连接到第二十PMOS管M_DP10的源极；所述跨导放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第二十PMOS管M_DP10的栅极，与跨导放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第二十PMOS管M_DP10的栅极，与跨导放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第十六NMOS管M_DN6的漏极相连。

R_D1、R_D1是M_DP9、M_DP10源极跟随电阻，能够与基准电流共同产生失调电压校准信号，对基本误差放大器的失调电压进行消除。

Claims (3)

1.一种N位数字校准误差放大电路，其特征在于：包括基本误差放大器，所述基本误差放大器的正相输入端为无电流输出能力的弱电压信号；其特征在于：还包括N位数字校准电路，所述N位数字校准电路包括N位二进制电流基准和多个开关，以及校准逻辑电路；N为大于等于2的自然数；通过校准逻辑电路调整所有校准开关状态，实现对所述基本误差放大器的失调电压补偿。

2.根据权利要求1所述的N位数字校准误差放大电路，其特征在于：所述基本误差放大器为基本折叠式运算放大器，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

所述差分输入对包括第九PMOS管M_P9和第十PMOS管M_P10；所述基本折叠式运算放大器的反相输入端与第九PMOS管M_P9的栅极相连，正相输入端与第十PMOS管M_P10的栅极相连；

所述电流偏置电路包括：串联的第五PMOS管M_P5和第六PMOS管M_P6，串联的第三PMOS管M_P3和第四PMOS管M_P4，串联的第一PMOS管M_P1和第二PMOS管M_P2，串联的第一NMOS管M_N1和第二NMOS管M_N2，串联的第三NMOS管M_N3和第四NMOS管M_N4；所述第一NMOS管M_N1和第三NMOS管M_N3的源极均接地；所述第四NMOS管M_N4的漏极与第四PMOS管M_P4的漏极相连；所述第二NMOS管M_N2的漏极与第二PMOS管M_P2的漏极相连，且接于基本折叠式运算放大器的输出端；所述第一PMOS管M_P1、第三PMOS管M_P3和第五PMOS管M_P5的源极均接电源VCC；

所述源极跟随器包括第三电阻R₃和第四电阻R₄；所述第九PMOS管M_P9的源极接第三电阻R3的一端，漏极接于第一NMOS管M_N1和第二NMOS管M_N2之间；所述第十PMOS管M_P10的源极接第四电阻R₄的一端，漏极接于第三NMOS管M_N3和第四NMOS管M_N4之间；所述第三电阻R₃和第四电阻R₄的另一端均与第六PMOS管M_P6的漏极相连；

所述N位数字校准电路包括串联的第七PMOS管M_P7和第八PMOS管M_P8，串联的第五NMOS管M_N5和第六NMOS管M_N6；所述第八PMOS管M_P8的漏极和第六NMOS管M_N6漏极相连，栅极与第六PMOS管M_P6的栅极相连；所述第六NMOS管M_N6的栅极与第四NMOS管M_N3的栅极相连；所述第七PMOS管M_P7的源极接电源VCC，栅极接第五PMOS管M_P5的栅极；所述第五NMOS管M_N5的源极接地，栅极通过C3开关K_C3连接到基本折叠式运算放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第九PMOS管M_P9的源极，另一方面通过C6开关K_C6连接到第十PMOS管M_P10的源极；所述基本折叠式运算放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第九PMOS管M_P9的栅极，与基本折叠式运算放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第十PMOS管M_P10的栅极，与基本折叠式运算放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第六NMOS管M_N6的漏极相连。

3.根据权利要求1所述的N位数字校准误差放大电路，其特征在于：所述基本误差放大器为标准的跨导放大器，包括差分输入对、电流偏置电路及差分输入对的源极跟随电阻；

所述差分输入对包括第十九PMOS管M_DP9和第二十PMOS管MP_DP10；所述跨导放大器的反相输入端与第十九PMOS管M_DP9的栅极相连，正相输入端与第二十PMOS管M_DP10的栅极相连；

所述电流偏置电路包括：第十三PMOS管M_DP3、第十二PMOS管M_DP2、第十一PMOS管M_DP1、第十一NMOS管M_DN1、第十二NMOS管M_DN2第十三NMOS管M_DN3和第十四NMOS管M_DN4；所述第十一NMOS管M_DN1、第十二NMOS管M_DN2、第十三NMOS管M_DN3和第十四NMOS管M_DN4的源极均接地；所述第十一PMOS管M_DP1的漏极与第十一NMOS管M_DN1的漏极相连，且接于跨导放大器的输出端，栅极与第十二PMOS管M_DP2的栅极和漏极相连；所述第十二NMOS管M_DN2的栅极与漏极相连且与第十一NMOS管M_DN1的栅极相连，漏极接第二十PMOS管M_DP10的漏极；所述第十三NMOS管M_DN3的漏极与第十二PMOS管M_DP2的漏极相连，栅极与第十四NMOS管M_DN4的栅极相连；所述第十四NMOS管M_DN4的漏极与栅极相连，且与第十九PMOS管M_DP9的漏极相连；所述第十三PMOS管M_DP3、第十二PMOS管M_DP2和第十一PMOS管M_DP1的源极均接电源VCC；

所述源极跟随器包括第五电阻R_D1和第六电阻R_D2；所述第五电阻R_D1的一端接第十九PMOS管M_DP9的源极，另一端接第十三PMOS管M_DP3的漏极；所述第六电阻R_D2的一端接第二十PMOS管M_DP10的源极，另一端接第十三PMOS管M_DP3的漏极；

所述N位数字校准电路包括串联的第十四PMOS管M_DP4，串联的第十五NMOS管M_DN5和第十六NMOS管M_DN6；所述第十四PMOS管M_DP4的漏极和第十六NMOS管M_DN6漏极相连，栅极与第十三PMOS管M_DP3的栅极相连，源极接电源VCC；所述第十五NMOS管M_DN5的源极接地，栅极通过C3开关K_C3连接到跨导放大器的输出端，且栅极通过C4B开关K_C4B接地；第一开关到第N开关K₁～K_N一端接地，另一端一方面通过C5开关K_C5连接到第十九PMOS管M_DP9的源极，另一方面通过C6开关K_C6连接到第二十PMOS管M_DP10的源极；所述跨导放大器的输出端与输出端接地RC电路之间设置有C4A开关K_C4A；所述第二十PMOS管M_DP10的栅极，与跨导放大器反相输入端之间连接有C1B开关K_C1B，与地之间连接有C2B开关K_C2B；所述第二十PMOS管M_DP10的栅极，与跨导放大器正相输入端之间连接有C1A开关K_C1A，与地之间连接有C2A开关K_C2A；所述校准逻辑电路一方面与上述所有开关的控制端相连，另一方面与第十六NMOS管M_DN6的漏极相连。