CN208208758U - 一种SiGe材料CMOS器件 - Google Patents
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Abstract
本实用新型涉及一种SiGe材料CMOS器件，包括：Si1‑xGex/Si虚衬底、Si1‑xGex沟道层、介质层、隔离区、N阱区、PMOS区域和NMOS区域；其中，Si1‑ xGex沟道层设置于Si1‑xGex/Si虚衬底表面上；介质层设置于Si1‑xGex沟道层上；隔离区设置于Si1‑xGex沟道层和介质层内；N阱区设置于Si1‑ xGex沟道层内；PMOS区域和NMOS区域分别设置于隔离区的两侧且PMOS区域设置于N阱区上。本实用新型提供的CMOS器件以Si1‑xGex材料为CMOS器件沟道，其NMOS界面特性好，载流子迁移率高，PMOS载流子迁移率显著高于Si器件，器件工作速度高，频率特性好；且其制备工艺均与现有Si工艺兼容，在工艺制造、降低成本方面具有十分明显的优势。
Description
技术领域
本实用新型涉及集成电路技术领域，特别涉及一种SiGe材料CMOS 器件。
背景技术
自从集成电路问世以来，一直以摩尔定律向前高速发展，一块集成电路上可容纳的晶体管数目每18个月增加一倍，性能提升一倍，但价格降低一半。目前，摩尔定律仍然发挥着作用，指导集成电路向前发展。然而随着微电子技术的快速发展，器件特征尺寸不断缩小，电路速度不断加快，静态漏电，短沟道效应、迁移率退化、功率密度增大等物理极限使器件性能不断恶化，集成电路逐渐趋近其物理和工艺极限，传统硅基器件和工艺逐渐显示出其缺陷与不足，使得摩尔定律无法继续发展下去。
集成电路主要由CMOS组成，而CMOS是由互补的NMOS和PMOS 组成。集成电路的速度与MOS器件的载流子迁移率息息相关，而器件的尺寸又与集成电路的面积息息相关，如何提高MOS器件的沟道迁移率，缩小器件的尺寸是集成电路发展所急需解决的问题。为了解决芯片速度与面积的问题，引入新型的高迁移率材料是目前大规模集成电路研究的关键解决方案。
因此。制备体积更小、器件驱动能力更强，器件工作速度和电路工作频率更快的CMOS器件变的越来越重要。
实用新型内容
为了提高CMOS器件的性能，本实用新型提供了一种SiGe材料CMOS 器件；本实用新型要解决的技术问题通过以下技术方案实现：
本实用新型的实施例提供了一种SiGe材料CMOS器件，包括：
Si1-xGex/Si虚衬底101、Si1-xGex沟道层102、介质层103、隔离区104、 N阱区105、PMOS区域106和NMOS区域107；其中，所述Si1-xGex沟道层102设置于所述Si1-xGex/Si虚衬底101表面上；所述介质层103设置于所述Si1-xGex沟道层102上；所述隔离区104设置于所述Si1-xGex沟道层102 和所述介质层103内；所述N阱区105设置于所述Si1-xGex沟道层102内；所述PMOS区域106和所述NMOS区域107分别设置于所述隔离区104的两侧且所述PMOS区域106设置于所述N阱区105上。
在本实用新型的一个实施例中，还包括钝化层108，所述钝化层108设置于所述介质层103上。
在本实用新型的一个实施例中，所述Si1-xGex/Si虚衬底101由下往上包括Si衬底1011和Si1-xGex外延层1012，利用激光再晶化工艺处理所述Si 衬底1011和所述Si1-xGex外延层1012后形成所述Si1-xGex/Si虚衬底101。
在本实用新型的一个实施例中，所述Si1-xGex外延层中x取值范围为 0.7～0.9。
在本实用新型的一个实施例中，所述Si1-xGex外延层的厚度为 450～500nm。
在本实用新型的一个实施例中，所述PMOS区域106包括PMOS源区、 PMOS漏区、PMOS栅极、PMOS源区电极及PMOS漏区电极；其中，所述PMOS源区和所述PMOS漏区设置于所述N阱区105内，所述PMOS 栅极设置于所述N阱区105上。
在本实用新型的一个实施例中，所述NMOS区域107包括NMOS源区、 NMOS漏区、NMOS栅极、NMOS源区电极及NMOS漏区电极；其中，所述NMOS源区和所述NMOS漏区设置于所述Si1- xGex沟道层102内，所述 NMOS栅极设置于所述Si1-xGex沟道层102上。
与现有技术相比，本实用新型具有以下有益效果：
1、本实用新型以Si1-xGex材料为CMOS器件沟道，其NMOS界面特性好，载流子迁移率高，PMOS载流子迁移率显著高于Si器件，器件工作速度高，频率特性好；
2、本实用新型提供的Si1-xGex/Si虚衬底可以在不增加衬底厚度的情况下有效降低Si1-xGex/Si虚衬底的位错密度和表面粗糙度；
3、本实用新型提供的CMOS器件，制备工艺均与现有Si工艺兼容，在工艺制造、降低成本方面具有十分明显的优势。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
通过以下参考附图的详细说明，本实用新型的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本实用新型的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
图1为本实用新型实施例提供的一种SiGe材料CMOS器件结构示意图；
图2a-图2x为本实用新型实施例提供的一种SiGe材料CMOS器件的制备工艺流程图；
图3为本实用新型实施例提供的一种激光再晶工艺方法示意图。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
实施例一
请参见图1，图1为本实用新型实施例提供的一种SiGe材料CMOS器件结构示意图，包括：Si1-xGex/Si虚衬底101、Si1-xGex沟道层102、介质层 103、隔离区104、N阱区105、PMOS区域106和NMOS区域107；其中，所述Si1-xGex沟道层102设置于所述Si1-xGex/Si虚衬底101表面上；所述介质层103设置于所述Si1-xGex沟道层102上；所述隔离区104设置于所述 Si1-xGex沟道层102和所述介质层103内；所述N阱区105设置于所述Si1-xGex沟道层102内；所述PMOS区域106和所述NMOS区域107分别设置于所述隔离区104的两侧且所述PMOS区域106设置于所述N阱区105上。
进一步地，还包括钝化层108，所述钝化层108设置于所述介质层103 上。
进一步地，所述Si1-xGex/Si虚衬底101由下往上包括Si衬底1011和 Si1-xGex外延层1012，利用激光再晶化工艺处理所述Si衬底1011和所述 Si1-xGex外延层1012后形成所述Si1-xGex/Si虚衬底101。
具体地，所述激光再晶化工艺为利用激光照射所述Si衬底1011上的所述Si1-xGex外延层1012，使所述Si1-xGex外延层1012熔化再结晶，其中，激光波长为795nm，激光功率密度为2.85kW/cm2，激光光斑尺寸10mm×1mm，激光移动速度为20mm/s。
优选地，所述Si1-xGex外延层中x取值范围为0.7～0.9；
优选地，所述Si1-xGex外延层的厚度为450～500nm。
其中，所述Si1-xGex沟道层102为P型Si1-xGex沟道层，掺杂浓度为 1×1016～5×1016cm-3。
优选地，所述Si1-xGex沟道层102的厚度为900～950nm。
具体地，所述PMOS区域106包括PMOS源区、PMOS漏区、PMOS 栅极、所述PMOS源区电极及所述PMOS漏区电极；其中，所述PMOS源区和所述PMOS漏区设置于所述N阱区105内，所述PMOS栅极设置于所述N阱区105上。
具体地，所述NMOS区域107包括NMOS源区、NMOS漏区、NMOS 栅极、所述NMOS源区电极及所述NMOS漏区电极；其中，所述NMOS 源区和所述NMOS漏区设置于所述Si1-xGex沟道层102内，所述NMOS栅极设置于所述Si1-xGex沟道层102上。
本实施例提供的CMOS器件与传统Si基CMOS器件相比，具有载流子迁移率高，器件工作速度高，频率特性好，器件界面特性好等优点，从而能大大提高集成电路的工作频率，减小集成电路器件的物理尺寸，进而减小集成电路的面积等优点。
实施例二
本实施例在上述实施例的基础上，对本实用新型的CMOS器件的制备工艺进行详细描述如下。
请参照图2a-图2x，图2a-图2x为本实用新型实施例提供的一种SiGe 材料CMOS器件的制备工艺流程图，包括如下步骤：
S101、如图2a，选取单晶Si衬底001；
优选地，Si衬底001的厚度为2μm；
S102、使用RCA方法清洗Si衬底001，然后用10％的氢氟酸清洗，去除Si衬底001表面氧化层；
S103、如图2b，在400℃～500℃温度下，采用磁控溅射的方法，将纯度为99.999％的本征Si1-xGex靶材料溅射生长在Si衬底001上，形成高Ge 组分Si1-xGex外延层002，Si1-xGex外延层002的厚度为450～500nm；
优选地，所述Si1-xGex外延层002中x取值为0.89；
其中，所述磁控溅射方法的工艺压力为1.5×10-3mb，生长速率为 5nm/min。
S104、如图2c，利用CVD工艺，在Si0.11Ge0.89外延层002表面上生长 SiO2保护层003，SiO2保护层003的厚度为100nm～160nm；
优选地，SiO2保护层003的厚度为130nm；
S105、激光再晶化Si0.11Ge0.89外延层002；其中，在激光再晶化工艺处理前，需要先将SiO2保护层003、Si0.11Ge0.89外延层002和Si衬底001的整个衬底材料加热至600℃～650℃，然后连续激光照射SiO2保护层003、 Si0.11Ge0.89外延层002和Si衬底001的整个衬底材料，其中，激光波长为 795nm，激光功率密度为2.85kW/cm2，激光光斑尺寸10mm×1mm，激光移动速度为20mm/s；
具体地，请参见图3，图3为本实用新型实施例提供的一种激光再晶工艺方法示意图，通过高能激光照射Si衬底上的高Ge组分Si1-xGex外延层表面，使其快速熔化再结晶；激光再晶化工艺处理过程中，外延层发生固相- 液相-固相的两次相变，通过横向释放高Ge组分Si1-xGex与Si之间的失配位错，可极大提升高Ge组分Si/Si1-xGex外延层的晶体质量，进而制备出高载流子迁移率、高性能的CMOS器件。
进一步地，本实用新型采用LIMO 795nm连续激光器。激光通过全反射棱镜照向样品台，并通过凸透镜聚焦到样品上，从而防止了在受热过程中薄膜熔化后的液体受重力影响而流动对结晶产生的影响。激光晶化时，步进电机带动样品台移动，每移动到一个位置进行一次激光照射，使该位置成为具有高能量的小方块，而后停止激光照射，样品台移动到下一位置时再继续激光照射。如此循环使得激光依次照射到整个薄膜表面，至此完成连续激光再晶化过程。
其中，激光再晶化Si0.11Ge0.89外延层002需要精确控制激光物理参量如激光功率，照射速度等，以及SiO2保护层003、Si0.11Ge0.89外延层002和Si 衬底001的初始温度和外延层厚度。对于激光功率的设置，需要激光能量可使Si0.11Ge0.89外延层002的温度至少达到熔点，并尽可能高却不至于超过烧蚀点。这样的热处理过程，可以显著提高Si0.11Ge0.89外延层002的晶体质量。SiO2保护层003、Si0.11Ge0.89外延层002和Si衬底001的初始温度也是需要重点考虑的工艺参量，在激光再晶化前预热SiO2保护层003、Si0.11Ge0.89外延层002和Si衬底001可以显著降低激光再晶化所需的阈值激光功率。同时，Si衬底001与Si0.11Ge0.89外延层002存在热失配，体系预热还可以有效防止因激光照射时温度瞬时大幅升高引起的材料开裂现象；
S106、激光照射后自然冷却SiO2保护层003、Si0.11Ge0.89外延层002和 Si衬底001的整个衬底材料。连续激光照射使得高Ge组分Si0.11Ge0.89外延层002发生熔化以及冷却后再结晶的过程，使得外延层位错密度大大降低；
S107、如图2d，利用干法刻蚀工艺刻蚀所述SiO2保护层003，得到晶化后的Si0.11Ge0.89外延层002与Si衬底001形成的Si0.11Ge0.89/Si虚衬底材料；
S108、如图2e，在500～600℃温度下，利用CVD工艺，在Si0.11Ge0.89/Si 虚衬底表面生长厚度为900～950nm的P型Si0.11Ge0.89沟道层004，掺杂浓度为1×1016～5×1016cm-3；
S109、如图2f，利用干法刻蚀工艺，在Si0.11Ge0.89沟道层004上刻蚀出深度为100～150nm的浅槽；
S110、如图2g，在750℃～850℃温度下，利用CVD工艺，在Si0.11Ge0.89沟道层004表面生长SiO2材料005，将所述浅槽内填满；
S111、如图2h，利用CVD工艺，在SiO2材料005表面生长厚度为 20～30nm的Si3N4材料006；
S112、如图2i，利用CMP工艺去除部分SiO2材料与Si3N4材料，去除厚度约为20～30nm；
S113、如图2j，利用各向异性的干法刻蚀工艺，刻蚀掉Si0.11Ge0.89沟道层004表面的SiO2材料，保留浅槽内的SiO2材料形成浅槽隔离区域；
S114、如图2k，在包括Si0.11Ge0.89/Si虚衬底、Si0.11Ge0.89沟道层和浅槽隔离区域的整个衬底表面涂抹第一光刻胶008，曝光局部区域的光刻胶并利用离子注入工艺注入P离子，形成N阱007；
S115、如图2l，去除第一光刻胶008；
S116、在600℃～1000℃的H2环境中加热整个衬底以修复离子注入造成的Si表面晶体损伤；
S117、如图2m，在整个衬底表面生长厚度为2～10nm的HfO2材料009；
S118、如图2n，在750～850℃温度下，利用CVD工艺，在所述HfO2材料009表面生长厚度为110nm的TiN材料010；
S119、如图2o，利用选择性刻蚀工艺刻蚀部分TiN材料和HfO2材料，形成NMOS栅极和PMOS栅极，形成NMOS与PMOS的有源区；
S120、如图2p，利用CVD工艺，在所述NMOS栅极和PMOS栅极表面生长SiO2氧化层011，并利用选择性刻蚀工艺刻蚀除所述NMOS栅极和 PMOS栅极以外的区域的SiO2氧化层；
S121、如图2q，利用第二光刻胶012覆盖NMOS区域，采用离子注入工艺，对N阱中的PMOS有源区进行BF2 +注入形成PMOS源区和漏区013；
S122、如图2r，利用第三光刻胶014覆盖N阱区域，采用离子注入工艺，对所述NMOS有源区进行As离子注入形成NMOS源区和漏区015；
S123、如图2s，去除所述NMOS栅极和PMOS栅极表面的SiO2氧化层011；
S124、如图2t，利用CVD工艺，在整个衬底表面生长厚度为20～30nm 的BPSG介质层016；
S125、如图2u，采用硝酸和氢氟酸刻蚀BPSG形成NMOS源漏接触孔和PMOS源漏接触孔；
S126、如图2v，利用电子束蒸发工艺，在整个衬底表面生长接触电极 017；接触电极材料为金属W；其中，金属W填满NMOS源漏接触孔和PMOS 源漏接触孔后露出部分厚度为10～20nm；
S127、如图2w，利用选择性刻蚀工艺刻蚀指定区域的金属W，并利用 CMP工艺进行平坦化处理；
S128、如图2x，利用CVD工艺，在整个衬底表面生长SiN材料的钝化层018，钝化层的厚度为20～30nm，最终形成所述激光再晶化高Ge组分 Si0.11Ge0.89CMOS器件。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
Claims (7)
1.一种SiGe材料CMOS器件，其特征在于，包括：Si1-xGex/Si虚衬底(101)、Si1-xGex沟道层(102)、介质层(103)、隔离区(104)、N阱区(105)、PMOS区域(106)和NMOS区域(107)；其中，所述Si1-xGex沟道层(102)设置于所述Si1-xGex/Si虚衬底(101)表面上；所述介质层(103)设置于所述Si1-xGex沟道层(102)上；所述隔离区(104)设置于所述Si1-xGex沟道层(102)和所述介质层(103)内；所述N阱区(105)设置于所述Si1-xGex沟道层(102)内；所述PMOS区域(106)和所述NMOS区域(107)分别设置于所述隔离区(104)的两侧且所述PMOS区域(106)设置于所述N阱区(105)上。
2.根据权利要求1所述的SiGe材料CMOS器件，其特征在于，还包括钝化层(108)，所述钝化层(108)设置于所述介质层(103)上。
3.根据权利要求1所述的SiGe材料CMOS器件，其特征在于，所述Si1-xGex/Si虚衬底(101)由下往上包括Si衬底(1011)和Si1-xGex外延层(1012)，利用激光再晶化工艺处理所述Si衬底(1011)和所述Si1-xGex外延层(1012)后形成所述Si1-xGex/Si虚衬底(101)。
4.根据权利要求3所述的SiGe材料CMOS器件，其特征在于，所述Si1-xGex外延层中x取值为0.7～0.9。
5.根据权利要求4所述的SiGe材料CMOS器件，其特征在于，所述Si1-xGex外延层的厚度为450～500nm。
6.根据权利要求1所述的SiGe材料CMOS器件，其特征在于，所述PMOS区域(106)包括PMOS源区、PMOS漏区、PMOS栅极、PMOS源区电极及PMOS漏区电极；其中，所述PMOS源区和所述PMOS漏区设置于所述N阱区(105)内，所述PMOS栅极设置于所述N阱区(105)上。
7.根据权利要求1所述的SiGe材料CMOS器件，其特征在于，所述NMOS区域(107)包括NMOS源区、NMOS漏区、NMOS栅极、NMOS源区电极及NMOS漏区电极；其中，所述NMOS源区和所述NMOS漏区设置于所述Si1-xGex沟道层(102)内，所述NMOS栅极设置于所述Si1-xGex沟道层(102)上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201721641497.0U CN208208758U (zh) | 2017-11-30 | 2017-11-30 | 一种SiGe材料CMOS器件 |
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| CN201721641497.0U CN208208758U (zh) | 2017-11-30 | 2017-11-30 | 一种SiGe材料CMOS器件 |
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| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |