CN208127207U - 一种Ge材料CMOS器件 - Google Patents
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Abstract
本实用新型涉及一种Ge材料CMOS器件，包括：Si衬底；Si1‑xGex外延层，设置于所述Si衬底上；P型Ge沟道层，设置于所述Si1‑xGex外延层上；介质层，设置于所述P型Ge沟道层上；隔离区，设置于所述P型Ge沟道层和所述介质层内部；N阱区，设置于所述隔离区的第一侧，且设置于所述P型Ge沟道层内；PMOS区域，设置于所述隔离区的第一侧；NMOS区域，设置于所述隔离区(104)的第二侧；钝化层，设置于所述介质层上。本实用新型提供的GeCMOS器件中高Ge组分Si1‑xGex/Si外延层晶体质量高。
Description
技术领域
本实用新型属半导体器件技术领域，特别涉及一种Ge材料CMOS器件。
背景技术
自1958年Jack Kilby制作了第一块集成电路后，集成电路产业便遵循着摩尔定律迅猛发展。现在，集成电路在我们生活和国民技术发展中占据着举足轻重的地位。Si基CMOS技术以其输入阻抗高，噪声系数小，低功耗，温度稳定性好，抗辐照能力强，制作工艺简单等优势在集成电路发展中占据着主导地位。
在集成电路的发展中，我们所追求的目标是器件速度快，电路面积小，工作频率高。主要的方法就是缩小器件的尺寸，然而，随着器件尺寸的缩小虽然使得其开态电阻减小，提高了流过器件的电流，降低了栅电容，提高了器件的开关速度，降低了芯片面积，但是当器件进入纳米级别时，短沟道效应越来越严重，给器件尺寸的进一步缩小带来了新的挑战，要继续沿着摩尔定律向前发展必须采取新的材料、技术和新的器件结构来提高 CMOS的性能。
随着工艺技术的不断进步，器件的特征尺寸沿着摩尔定律逐渐缩小，但是当器件尺寸缩小到纳米级别是，传统的缩小器件尺寸的方法变得越来越困难，如何在后摩尔时代使得摩尔定律仍然发挥作用是半导体领域研究的一个重点。大规模集成电路主要由CMOS器件组成。目前，为提高CMOS 器件性能所采用的新的结构和方法包括SOI技术，多栅极技术，应变硅技术及高K介质材料等，其中应变硅技术因为与传统的体硅工艺相兼容，具有很大的发展潜力，然而，应变硅技术对于载流子迁移率的提升远不如应变锗技术。因而，应变锗技术成为半导体研究领域的一个重点方向。
应变Ge通常是在弛豫Si1-xGex衬底上生长一定厚度的Ge材料获得。再此工艺下生长的应变材料对技术的要求较高，其要求弛豫Si1-xGex衬底质量要好。传统方法下，Si1-xGex衬底是在Si衬底上异质外延生长获得的，目前广泛应用的方法为渐变缓冲层技术。这种方法虽然可以有效降低Si1-xGex外延层位错密度，但是对于高Ge组分的Si1-xGex外延层，需要的渐变缓冲层厚度大，不利于器件的集成。
我们知道，难以获得低位错密度高Ge组分Si1-xGex外延层的本质是由于Si与高Ge组分Si1-xGex之间晶格失配位错大，界面位错缺陷在外延层逐渐增厚的过程中，会从高Ge组分Si1-xGex/Si界面开始一直纵向延伸至高Ge组分Si1-xGex表面(高Ge组分Si1-xGex/Si界面处位错密度最高)，进而导致高Ge组分Si1-xGex/Si外延层晶体质量降低。
实用新型内容
为了提高CMOS器件的性能，本实用新型提供了一种Ge材料CMOS 器件，包括：
Si衬底(1011)；
Si1-xGex外延层(1012)，设置于所述Si衬底(1011)上；
P型Ge沟道层(102)，设置于所述Si1-xGex外延层(1012)上；
介质层(103)，设置于所述P型Ge沟道层(102)上；
隔离区(104)，设置于所述P型Ge沟道层(102)和所述介质层(103)内部；
N阱区(105)，设置于所述隔离区(104)的第一侧，且设置于所述P型Ge沟道层(102)内；
PMOS区域(106)，设置于所述隔离区(104)的第一侧；
NMOS区域(107)，设置于所述隔离区(104)的第二侧；
钝化层(108)，设置于所述介质层(103)上。
在本实用新型的一种实施方式中，所述PMOS区域(106)包括PMOS源区、PMOS漏区、PMOS栅极、PMOS源区电极及PMOS漏区电极；其中，所述PMOS源区和所述PMOS漏区设置于所述N阱区(105)之内，所述 PMOS栅极设置于所述N阱区(105)之上。
在本实用新型的一种实施方式中，所述PMOS源区电极及所述PMOS 漏区电极的材质均为Cr、Pt或Au中的任一种。
在本实用新型的一种实施方式中，所述NMOS区域(107)包括NMOS 源区、NMOS漏区、NMOS栅极、NMOS源区电极及NMOS漏区电极；其中，所述NMOS源区和所述NMOS漏区设置于所述P型Ge沟道层(102) 内，所述NMOS栅极设置于所述P型Ge沟道层(102)上。
在本实用新型的一种实施方式中，所述NMOS源区电极及所述NMOS 漏区电极的材质均为Cr、Pt或Au中的任一种。
在本实用新型的一种实施方式中，所述P型Ge沟道层(102)的厚度为 900～950nm。
与现有技术相比，本实用新型具有以下有益效果：
1、本实用新型以P型Ge材料为CMOS器件沟道，其NMOS界面特性好，载流子迁移率高，PMOS载流子迁移率显著高于Si器件，器件工作速度高，频率特性好；
2、本实用新型提供的Si1-xGex/Si虚衬底可以在不增加衬底厚度的情况下有效降低Si1-xGex/Si虚衬底的位错密度和表面粗糙度；
3、本实用新型提供的CMOS器件，制备工艺均与现有Si工艺兼容，在工艺制造、降低成本方面具有十分明显的优势。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型提供一种Ge材料CMOS器件结构示意图；
图2为本实用新型一实施例提供的一种激光再晶工艺方法示意图；
图3为本实用新型一实施例提供的一种激光再晶工艺装置示意图；
图4a-图4x本实用新型一实施例提供的另一种Ge材料CMOS器件制备方法的流程图。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
请参见图1，图1为本实用新型提供一种Ge材料CMOS器件结构示意图，该器件包括：
Si衬底(1011)；
Si1-xGex外延层(1012)，设置于所述Si衬底(1011)上；
P型Ge沟道层(102)，设置于所述Si1-xGex外延层(1012)上；
介质层(103)，设置于所述P型Ge沟道层(102)上；
隔离区(104)，设置于所述P型Ge沟道层(102)和所述介质层(103)内部；
N阱区(105)，设置于所述隔离区(104)的第一侧，且设置于所述P型Ge沟道层(102)内；
PMOS区域(106)，设置于所述隔离区(104)的第一侧；
NMOS区域(107)，设置于所述隔离区(104)的第二侧；
钝化层(108)，设置于所述介质层(103)上。
进一步地，在上述实施方式的基础上，所述Si1-xGex外延层(1012)由激光再晶化工艺处理而形成的。
具体地，由激光再晶化工艺处理形成所述Si1-xGex外延层(1012)的具体过程如下：
采用激光照射所述Si1-xGex外延层(1012)以使所述Si1-xGex外延层(1012) 熔化再结晶，其中，激光波长为795nm，激光功率密度为2.85kW/cm2，激光光斑尺寸10mm×1mm，激光移动速度为20mm/s。
进一步地，在上述实施方式的基础上，所述PMOS区域(106)包括PMOS 源区、PMOS漏区、PMOS栅极、PMOS源区电极及PMOS漏区电极；其中，所述PMOS源区和所述PMOS漏区设置于所述N阱区(105)之内，所述 PMOS栅极设置于所述N阱区(105)之上。
进一步地，所述PMOS源区电极及所述PMOS漏区电极的材质均为Cr、 Pt或Au中的任一种。
进一步地，所述NMOS区域(107)包括NMOS源区、NMOS漏区、NMOS 栅极、NMOS源区电极及NMOS漏区电极；其中，所述NMOS源区和所述NMOS漏区设置于所述P型Ge沟道层(102)内，所述NMOS栅极设置于所述P型Ge沟道层(102)上。
在一种实施方式中，所述NMOS源区电极及所述NMOS漏区电极的材质均为Cr、Pt或Au中的任一种。
在一种实施方式中，所述P型Ge沟道层(102)的厚度为900～950nm。
进一步地，在上述实施方式的基础上，所述P型Ge沟道层(102)的掺杂浓度为1×1016～5×1016cm-3。
进一步地，在上述实施方式的基础上，所述Si1-xGex外延层(1012)中x 的取值范围为0.85～0.95。
与现有技术相比，本实用新型具有以下有益效果：
1、本实用新型以P型Ge材料为CMOS器件沟道，其NMOS界面特性好，载流子迁移率高，PMOS载流子迁移率显著高于Si器件，器件工作速度高，频率特性好；
2、本实用新型提供的Si1-xGex/Si虚衬底可以在不增加衬底厚度的情况下有效降低Si1-xGex/Si虚衬底的位错密度和表面粗糙度；
3、本实用新型提供的CMOS器件，制备工艺均与现有Si工艺兼容，在工艺制造、降低成本方面具有十分明显的优势。
实施例二
本实施例提供的一种Ge材料CMOS器件制备方法，该方法包括如下步骤：
S001、选取单晶Si作为衬底；
S002、在Si衬底上形成Si1-xGex虚衬底；
S003、在所述Si1-xGex虚衬底上形成沟道层；
S004、在所述沟道层上生成隔离区；
S005、在所述隔离区的第一侧形成N肼和PMOS，在所述隔离区的第二侧形成NMOS；
S006、制备金属电极以完成所述CMOS器件的制备。
进一步地，在上述实施方式的基础上，步骤S002包括：
清洗所述Si衬底并去除Si表面氧化层；
将本征Si1-xGex靶材料沉淀在所述Si衬底上形成所述Si1-xGex虚衬底以作为所述Si衬底的外延层。
进一步地，在上述实施方式的基础上，步骤S003包括：
在所述Si1-xGex虚衬底上淀积二氧化硅保护层；
采用激光再晶化工艺对所述Si1-xGex虚衬底进行晶化；
刻蚀所述二氧化硅保护层；
利用CVD工艺在所述Si1-xGex虚衬底表面淀积P型Ge层以形成所述沟道层。
进一步地，在上述实施方式的基础上，采用激光再晶化工艺对所述 Si1-xGex虚衬底进行晶化，包括：
采用激光连续照射所述Si1-xGex虚衬底，随后使所述Si衬底和所述 Si1-xGex虚衬底自然冷却；其中，激光波长为795nm，激光功率密度为 2.85kW/cm2，激光光斑尺寸10mm×1mm，激光移动速度为20mm/s。
进一步地，在上述实施方式的基础上，在采用激光再晶化工艺对所述 Si1-xGex虚衬底进行晶化之前，还包括：
将所述Si衬底和所述Si1-xGex虚衬底加热至600℃～650℃。
进一步地，在上述实施方式的基础上，步骤S004包括：
在所述P型Ge层上刻蚀出深度为100～150nm的沟槽；
在750℃～850℃温度下，利用CVD工艺在所述P型Ge层表面淀积 SiO2，并且，用SiO2将所述浅槽内填满；
利用各向异性的干法刻蚀工艺刻蚀所述P型Ge层表面的SiO2材料以形成所述隔离区；
进一步地，在上述实施方式的基础上，步骤S005包括：
在所述P型Ge层表面涂抹光刻胶，对所述光刻胶进行局部曝光并注入 P离子以形成N阱；
去除所述光刻胶，在600℃～1000℃的H2环境中加热所述P型Ge层；
在所述P型Ge层和N阱表面生长厚度为2～10nm的HfO2；
在750～850℃温度下，利用CVD工艺在所述HfO2表面淀积厚度为 110nm的TaN；
利用选择性刻蚀工艺对所述TaN和HfO2进行部分刻蚀以形成NMOS 栅极和PMOS栅极；
利用CVD工艺在所述NMOS栅极表面和所述PMOS栅极表面淀积 SiO2并利用选择性刻蚀工艺对所述NMOS栅极和所述PMOS栅极以外的区域进行刻蚀；
对N阱中的所述PMOS的有源区进行BF2 +注入以形成PMOS源漏区；
对所述NMOS的有源区进行As离子注入以形成NMOS源漏区。
进一步地，在上述实施方式的基础上，步骤S006包括：
去除所述NMOS栅极所述和PMOS栅极表面的SiO2；
在所述NMOS、所述PMOS和隔离区表面淀积厚度为200～300nm的 BPSG(boro-phospho-silicate-glass，硼磷硅玻璃)以形成介质层；
制备所述PMOS和所述NMOS的所述金属电极；
在所述介质层和所述接触电极上制备钝化层以完成压一种Ge材料 CMOS器件的制作。
在本实用新型的一种实施方式中，请参见图2，图2为本实用新型一实施例提供的一种激光再晶工艺方法示意图，通过高能激光照射Si衬底上的高Ge组分Si1-xGex虚衬底进行晶化，使其快速熔化再结晶，其中x的取值范围为0.8～0.9；激光再晶化工艺处理过程中，外延层发生固相-液相-固相的两次相变，通过横向释放高Ge组分Si1-xGex与Si之间的失配位错，可极大提升高Ge组分Si1-xGex外延层的晶体质量，进而制备出高载流子迁移率、高性能的CMOS器件。
具体地，本实用新型采用LIMO 795nm连续激光器，请参见图3，图3 为本实用新型一实施例提供的一种激光再晶工艺装置示意图。激光通过全反射棱镜照向样品台，并通过凸透镜聚焦到样品上，从而防止了在受热过程中薄膜熔化后的液体受重力影响而流动对结晶产生的影响。激光晶化时，步进电机带动样品台移动，每移动到一个位置进行一次激光照射，使该位置成为具有高能量的小方块，而后停止激光照射，样品台移动到下一位置时再继续激光照射。如此循环使得激光依次照射到整个薄膜表面，至此完成连续激光再晶化过程。
目前，已有文献报道了利用808nm连续激光再晶化Ge外延层的工艺方案，然而该方案对于保护层SiO2-高Ge组分Si1-xGex虚衬底-Si体系不再适用。针对该问题，本实用新型采用FDTD联合COMSOL有限元对保护层 SiO2-高Ge组分Si1-xGex虚衬底-Si体系进行仿真，提出了针对保护层SiO2- 高Ge组分Si1-xGex虚衬底-Si体系的795nm连续激光再晶化工艺方案，可适用于Si衬底上高质量高压应变Ge沟道CMOS的制备。所得到的应变Ge 制成的CMOS器件比GeCMOS器件性能好，其NMOS迁移率高，界面特性好，器件工作速度快，PMOS器件迁移率大幅提高。由此器件制成的集成电路响应快，频率高，能够有效提高电路工作速度，减小电路面积。
本实用新型还提供一种Ge材料CMOS器件，该器件采用以上任一种实施方式提及的方法制备而成。
本实用新型以压应变Ge材料为CMOS器件沟道，其NMOS载流子迁移率与PMOS载流子迁移率显著高于Ge器件，器件工作速度高，频率特性好；
基于Si1-xGex/Si虚衬底制备的压应变Ge形成的CMOS器件，制备工艺均与现有Si工艺兼容，在工艺制造、降低成本方面具有十分明显的优势。
本实用新型提出了795nm激光再晶化工艺晶化高Ge组分的Si1-xGex/Si 虚衬底，解决了808nm连续激光再晶化方案对于保护层SiO2-高Ge组分 Si1-xGex虚衬底-Si体系不再适用的问题，一方面有效避免了缓冲渐变层法导致的虚衬底厚度大的缺点，另一方面显著降低了Si1-xGex/Si虚衬底的位错密度和表面粗糙度；
实施例三
本实用新型再提供一种激光再晶化压一种Ge材料CMOS器件及其制备方法，其中x的取值范围为0.8～0.9，制备方法如下：
S101、如图4a所示，选取厚度为2μm的单晶硅Si衬底片001为初始材料；
S102、使用RCA方法清洁Si衬底，然后用10％的氢氟酸清洗，去除Si 表面氧化层；
S103、如图4b，利用磁控溅射的方法，在400℃～500℃温度下，将纯度为99.999％的本征Si0.11Ge0.89靶材料以1.5×10-3mb的工艺压力，5nm/min的淀积速率溅射淀积在Si衬底上，淀积厚度为450～500nm，形成高Ge组分 Si0.11Ge0.89虚衬底(002)。通过磁控溅射法淀积薄膜，淀积速率高，而且薄膜的质量好，适宜大规模生产；
104、大气环境下激光再晶化高Ge组分Si0.11Ge0.89外延层之前，需要在其上淀积二氧化硅保护层。SiO2-高Ge组分Si0.11Ge0.89-Si体系795nm连续激光透射规律FDTD(时域有限差分)仿真表明，高Ge组分Si0.11Ge0.89上淀积130nm～160nm的二氧化硅时，激光在该层的透过率最优。因此，如图 4c所示，利用化学气相淀积(CVD)的方法在表面淀积130nm～160nm的二氧化硅(SiO2)003；
S105、激光再晶化高Ge组分Si0.11Ge0.89外延层需要精确控制激光物理参量(激光功率，扫描速度等)，以及SiO2-高Ge组分Si0.11Ge0.89-Si体系的初始温度和外延层厚度。依据COMSOL有限元仿真结果，对于SiO2-高 Ge组分Si0.11Ge0.89-Si体系来说，激光再晶化工艺处理前，需要在图4c的基础上先将材料加热至600℃～650℃，然后连续激光扫描带有SiO2氧化层的 Si0.11Ge0.89/Si虚衬底，其中激光波长为795nm，激光功率密度为2.85kW/cm2，激光光斑尺寸10mm×1mm，激光移动速度为20mm/s，而后使材料自然冷却。连续激光照射使得Si0.11Ge0.89外延层发生熔化以及冷却后再结晶的过程，使得外延层位错密度大大降低；
S106、自然冷却整个衬底材料；
S107、如图4d，利用干法刻蚀工艺刻蚀所述SiO2层，得到所述 Si0.11Ge0.89/Si虚衬底材料；
S108、如图4e，在500～600℃温度下，利用CVD工艺在所述Si0.11Ge0.89/Si 虚衬底表面淀积厚度为900～950nm的P型Ge层(004)，掺杂浓度为 1×1016～5×1016cm-3；
S109、如图4f，利用干法刻蚀工艺，在整个衬底材料上刻蚀出深度为100～150nm的浅槽；
S110、如图4g，在750℃～850℃温度下，利用CVD工艺在整个衬底表面淀积SiO2材料(005)，将所述浅槽内填满；
S111、如图4h，利用CVD工艺在SiO2材料表面淀积厚度为20～30nm 的Si3N4材料(006)；
S112、如图4i，利用CMP方法去除部分SiO2材料与Si3N4材料，去除厚度约为20～30nm；
S113、如图4j，利用各向异性的干法刻蚀工艺刻蚀掉整个衬底表面的 SiO2材料，形成浅槽隔离；
S114、如图4k，在整个衬底表面涂抹光刻胶(007)，曝光局部区域的光刻胶并利用离子注入工艺注入P离子，形成N阱(008)；
S115、如图4l，去除光刻胶；
S116、在600℃～1000℃的H2环境中加热整个衬底以修复离子注入造成的Si表面晶体损伤；
S117、如图4m，在整个衬底表面生长厚度为2～10nm的HfO2材料(009)；
S118、如图4n，在750～850℃温度下，利用CVD工艺在所述HfO2材料表面淀积厚度为110nm的TaN材料(010)；
S119、如图4o，利用选择性刻蚀工艺刻蚀部分TaN材料和HfO2材料，形成NMOS栅极和PMOS栅极，形成NMOS与PMOS的有源区；
S120、如图4p，在所述NMOS栅极和PMOS栅极表面利用CVD工艺淀积SiO2材料(011)并利用选择性刻蚀工艺刻蚀出栅极以外的区域；
S121、如图4q，利用光刻胶(012)覆盖NMOS区域，采用离子注入工艺，对N阱中的PMOS有源区进行BF2 +注入形成PMOS源漏区(013)；
S122、如图4r，利用光刻胶(014)覆盖N阱区域，采用离子注入工艺，对所述NMOS有源区进行As离子注入形成NMOS源漏区(015)；
S123、如图4s，去除所述NMOS栅极和PMOS栅极表面的SiO2材料；
S124、如图4t，利用CVD工艺在整个衬底表面淀积厚度为20～30nm 的BPSG形成介质层(016)；
S125、如图4u，采用硝酸和氢氟酸刻蚀BPSG形成NMOS源漏接触孔和PMOS源漏接触孔；
S126、如图4v，利用电子束蒸发工艺在整个衬底表面淀积厚度为 10～20nm金属W(017)形成源漏接触；
S127、如图4w，利用选择性刻蚀工艺刻蚀指定区域的金属W，并利用 CMP工艺进行平坦化处理；
S128、如图4x，利用CVD工艺在整个衬底表面淀积厚度为20～30nm 的SiN材料(018)用于钝化电介质，最终形成所述激光再晶化压一种Ge 材料CMOS器件。
Claims (6)
1.一种Ge材料CMOS器件，其特征在于，包括：
Si衬底(1011)；
Si1-xGex外延层(1012)，设置于所述Si衬底(1011)上；
P型Ge沟道层(102)，设置于所述Si1-xGex外延层(1012)上；
介质层(103)，设置于所述P型Ge沟道层(102)上；
隔离区(104)，设置于所述P型Ge沟道层(102)和所述介质层(103)内部；
N阱区(105)，设置于所述隔离区(104)的第一侧，且设置于所述P型Ge沟道层(102)内；
PMOS区域(106)，设置于所述隔离区(104)的第一侧；
NMOS区域(107)，设置于所述隔离区(104)的第二侧；
钝化层(108)，设置于所述介质层(103)上。
2.根据权利要求1所述的器件，其特征在于，所述PMOS区域(106)包括PMOS源区、PMOS漏区、PMOS栅极、PMOS源区电极及PMOS漏区电极；其中，所述PMOS源区和所述PMOS漏区设置于所述N阱区(105)之内，所述PMOS栅极设置于所述N阱区(105)之上。
3.根据权利要求2所述的器件，其特征在于，所述PMOS源区电极及所述PMOS漏区电极的材质均为Cr、Pt或Au中的任一种。
4.根据权利要求1所述的器件，其特征在于，所述NMOS区域(107)包括NMOS源区、NMOS漏区、NMOS栅极、NMOS源区电极及NMOS漏区电极；其中，所述NMOS源区和所述NMOS漏区设置于所述P型Ge沟道层(102)内，所述NMOS栅极设置于所述P型Ge沟道层(102)上。
5.根据权利要求4所述的器件，其特征在于，所述NMOS源区电极及所述NMOS漏区电极的材质均为Cr、Pt或Au中的任一种。
6.根据权利要求1所述的器件，其特征在于，所述P型Ge沟道层(102)的厚度为900～950nm。
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Effective date of registration: 20201009 Address after: Room 109, room 70102, gazelle Valley podium building, No. 69, Jinye Road, hi tech Zone, Xi'an City, Shaanxi Province Patentee after: Xi'an Jingjiang Huahe Electronic Technology Co., Ltd Address before: 710065 No. 86 Leading Times Square (Block B), No. 2, Building No. 1, Unit 22, Room 12202, No. 51, High-tech Road, Xi'an High-tech Zone, Shaanxi Province Patentee before: Xi'an Cresun Innovation Technology Co.,Ltd. |
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Granted publication date: 20181120 Termination date: 20201130 |
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