CN207717928U - 集成电路测试装置 - Google Patents
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Abstract
本实用新型公开一种集成电路测试装置，所述集成电路测试装置包括用于放置待测试集成电路的底座、压盖、测试用PCB、及射频测试头，所述底座安装在测试用PCB上，所述底座上安装有多个测试探针，所述测试探针的下端用于与测试用PCB的测试焊盘导电接触，所述射频测试头的上端穿过测试用PCB及底座以用于与待测试集成电路的高频引脚导电接触，所述压盖用于压紧放置在底座内的待测试集成电路，使待测试集成电路的测试引脚与对应的测试探针的上端导电接触，并使待测试集成电路的与射频测试头的上端导电接触。本实用新型能够提高高频测试参数的精准度，并降低集成电路测试装置的设计成本。
Description
技术领域
本实用新型涉及集成电路测试技术领域，特别是涉及一种集成电路测试装置，用于对高频率的集成电路或高频集成电路模块进行测试。
背景技术
随着集成电路集成规模的扩大和时钟频率的提高，信号连接线上的互连效应已成为影响电路信号完整性以及系统整体性能的主要因素。在高速电路中，由于趋肤效应，边缘效应以及衬底损耗等因素的影响，互连线的分布参数随频率变化的现象越来越普遍。对测试技术的要求也越来越高。
针对高频集成电路的测试则必须采用专用的高频导电体来测试，由于高频传导技术要求高，技术难度大，目前此类技术往往掌握在国外科技公司，因为独占技术的原因，这类集成电路测试装置价格极高，给相关测试企业带测试成本的增加。
实用新型内容
本实用新型的主要目的在于提供一种集成电路测试装置，旨在提高高频测试参数的精准度，并降低集成电路测试装置的设计成本。
为实现上述目的，本实用新型提供一种集成电路测试装置，所述集成电路测试装置包括用于放置待测试集成电路的底座、压盖、测试用PCB、及射频测试头，所述底座安装在测试用PCB上，所述底座上安装有多个测试探针，所述测试探针的下端用于与测试用PCB的测试焊盘导电接触，所述射频测试头的上端穿过测试用PCB及底座以用于与待测试集成电路的高频引脚导电接触，所述压盖用于压紧放置在底座内的待测试集成电路，使待测试集成电路的测试引脚与对应的测试探针的上端导电接触，并使待测试集成电路的高频引脚与射频测试头的上端导电接触。
优选地，所述集成电路测试装置进一步包括安装块，所述安装块安装在所述测试用PCB的下侧，所述射频测试头安装在所述安装块上。
优选地，所述射频测试头包括连接头、固定屏蔽环、中空的第一绝缘体、中心导体内针、弹簧、活动屏蔽环及中空的第二绝缘体，所述固定屏蔽环插接在所述连接头的一端，所述第一绝缘体设于所述固定屏蔽环内并伸入至所述连接头内，所述活动屏蔽环插设于所述固定屏蔽环中并可沿所述固定屏蔽环的轴向移动，所述弹簧设于所述固定屏蔽环内并位于所述第一绝缘体和活动屏蔽环之间，所述第二绝缘体插设于所述活动屏蔽环中，所述中心导体内针插设于所述第一绝缘体和第二绝缘体。
优选地，所述射频测试头进一步包括中空的第三绝缘体，所述第三绝缘体的一端插设于所述第一绝缘体中，所述第三绝缘体的另一端插设于所述活动屏蔽环中。
优选地，所述压盖与所述底座可转动地连接，所述压盖上设有卡扣，所述底座上设有扣位，通过所述卡扣扣入所述扣位将所述压盖与底座扣紧。
优选地，所述测试探针与待测试集成电路的引脚一一对应，排列为两列或阵列，所述射频测试头的数量与位置与待测试集成电路的引脚上的高频引脚一一对应。
优选地，所述多个测试探针排列成两排，所述射频测试头的数量为两个，所述两个射频测试头位于所述两排测试探针的其中一排的两端。
本实用新型的集成电路测试装置，通过将射频测试头直接与待测试集成电路的高频引脚导电接触，并通过测试探针将待测试集成电路的测试引脚与测试用PCB的测试焊盘导电连接，使高频测试参数更精准，对测试用PCB的设计和制造要求更低，周期更短，同时设计时不需要仿真和反复修改，极大地降低了设计成本，缩短了设计周期。
附图说明
图1为本实用新型集成电路测试装置一实施例的分解示意图。
图2为图1所示集成电路测试装置中射频测试头的组装图。
图3为图2所示射频测试头的剖视图。
本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施方式仅仅用以解释本实用新型，并不用于限定本实用新型。
如图1至图3所示为本实用新型集成电路测试装置的一实施例。在本实施例中，集成电路测试装置包括用于放置待测试集成电路6的底座1、压盖2、测试用PCB(印制电路板)3、及射频测试头4，所述底座1安装在测试用PCB3上，所述底座1上安装有多个测试探针5，所述测试探针5的下端用于与测试用PCB 3的测试焊盘导电接触，所述射频测试头4的上端穿过测试用PCB 3及底座1以用于与待测试集成电路6的高频引脚导电接触，所述压盖2用于压紧放置在底座1内的待测试集成电路6，使待测试集成电路6的测试引脚与对应的测试探针5的上端导电接触，并使待测试集成电路6的高频引脚与射频测试头4的上端导电接触。待测试集成电路6可以是集成电路单体或集成电路模组(即包括多个集成电路单体)。
集成电路测试装置进一步包括安装块7，所述安装块7安装在所述测试用PCB 3的下侧，所述射频测试头4安装在所述安装块7上。
所述射频测试头4包括连接头41、固定屏蔽环42、中空的第一绝缘体43、中心导体内针44、弹簧45、活动屏蔽环46及中空的第二绝缘体47。所述固定屏蔽环42插接在所述连接头41的一端，所述第一绝缘体43设于所述固定屏蔽环42内并伸入至所述连接头41内，所述活动屏蔽环46插设于所述固定屏蔽环42中并可沿所述固定屏蔽环42的轴向移动，所述弹簧45设于所述固定屏蔽环42内并位于所述第一绝缘体43和活动屏蔽环46之间，这样，活动屏蔽环46在受压后可以沿固定屏蔽环42的轴向向内缩进，在外力撤销后，弹簧45提供弹力使活动屏蔽环46向外伸出复位。所述第二绝缘体47插设于所述活动屏蔽环46中，所述中心导体内针44插设于所述第一绝缘体43和第二绝缘体47。
所述射频测试头4进一步包括中空的第三绝缘体48，所述第三绝缘体48的一端插设于所述第一绝缘体43中，所述第三绝缘体48的另一端插设于所述活动屏蔽环46中。
在本实施例中，所述压盖2与所述底座1可转动地连接，所述压盖2上设有卡扣，所述底座1上设有扣位，通过所述卡扣扣入所述扣位将所述压盖2与底座1扣紧。所述压盖2与所述底座1之间的扣紧方式并不局限如此，在其它实施例中，还可以是压盖设于底座的上方，且压盖与一驱动机构连接，通过该驱动机构驱动压盖上下移动，将压盖压紧在底座上。
测试探针5的排列与待测试集成电路6的引脚一一对应，可以排列为两列或阵列，射频测试头4的数量与位置与待测试集成电路6的引脚上的高频引脚一一对应。
在本实施例中，所述多个测试探针5排列成两排，所述射频测试头4的数量为两个，所述两个射频测试头4位于所述两排测试探针5的其中一排的两端。所述测试探针5和射频测试头4的排列方式和数量并不局限如此，根据不同待测试集成电路或模组上测试引脚及高频引脚的位置不同，测试探针5和射频测试头4的排列方式可进行相应变化。
上述集成电路测试装置，通过将射频测试头4直接与待测试集成电路6的高频引脚导电接触，并通过测试探针5将待测试集成电路6的测试引脚与测试用PCB 3的测试焊盘导电连接，使高频测试参数更精准，对测试用PCB 3的设计和制造要求更低，周期更短，同时设计时不需要仿真和反复修改，极大地降低了设计成本，缩短了设计周期。
本实用新型并不局限于以上实施方式，在上述实施方式公开的技术内容下，还可以进行各种变化。凡是利用本实用新型说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (7)
1.一种集成电路测试装置，其特征在于，所述集成电路测试装置包括用于放置待测试集成电路的底座、压盖、测试用PCB、及射频测试头，所述底座安装在测试用PCB上，所述底座上安装有多个测试探针，所述测试探针的下端用于与测试用PCB的测试焊盘导电接触，所述射频测试头的上端穿过测试用PCB及底座以用于与待测试集成电路的高频引脚导电接触，所述压盖用于压紧放置在底座内的待测试集成电路，使待测试集成电路的测试引脚与对应的测试探针的上端导电接触，并使待测试集成电路的高频引脚与射频测试头的上端导电接触。
2.如权利要求1所述的集成电路测试装置，其特征在于，进一步包括安装块，所述安装块安装在所述测试用PCB的下侧，所述射频测试头安装在所述安装块上。
3.如权利要求1所述的集成电路测试装置，其特征在于，所述射频测试头包括连接头、固定屏蔽环、中空的第一绝缘体、中心导体内针、弹簧、活动屏蔽环及中空的第二绝缘体，所述固定屏蔽环插接在所述连接头的一端，所述第一绝缘体设于所述固定屏蔽环内并伸入至所述连接头内，所述活动屏蔽环插设于所述固定屏蔽环中并可沿所述固定屏蔽环的轴向移动，所述弹簧设于所述固定屏蔽环内并位于所述第一绝缘体和活动屏蔽环之间，所述第二绝缘体插设于所述活动屏蔽环中，所述中心导体内针插设于所述第一绝缘体和第二绝缘体。
4.如权利要求3所述的集成电路测试装置，其特征在于，所述射频测试头进一步包括中空的第三绝缘体，所述第三绝缘体的一端插设于所述第一绝缘体中，所述第三绝缘体的另一端插设于所述活动屏蔽环中。
5.如权利要求1所述的集成电路测试装置，其特征在于，所述压盖与所述底座可转动地连接，所述压盖上设有卡扣，所述底座上设有扣位，通过所述卡扣扣入所述扣位将所述压盖与底座扣紧。
6.如权利要求1所述的集成电路测试装置，其特征在于，所述测试探针与待测试集成电路的引脚一一对应，排列为两列或阵列，所述射频测试头的数量与位置与待测试集成电路的引脚上的高频引脚一一对应。
7.如权利要求1所述的集成电路测试装置，其特征在于，所述多个测试探针排列成两排，所述射频测试头的数量为两个，所述两个射频测试头位于所述两排测试探针的其中一排的两端。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820056849.4U CN207717928U (zh) | 2018-01-12 | 2018-01-12 | 集成电路测试装置 |
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| CN201820056849.4U CN207717928U (zh) | 2018-01-12 | 2018-01-12 | 集成电路测试装置 |
Publications (1)
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| CN201820056849.4U Active CN207717928U (zh) | 2018-01-12 | 2018-01-12 | 集成电路测试装置 |
Country Status (1)
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| CN (1) | CN207717928U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111722083A (zh) * | 2020-06-29 | 2020-09-29 | 中国电子科技集团公司第十四研究所 | 一种印制板非焊接式快速测试机构 |
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2018
- 2018-01-12 CN CN201820056849.4U patent/CN207717928U/zh active Active
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| CN111722083A (zh) * | 2020-06-29 | 2020-09-29 | 中国电子科技集团公司第十四研究所 | 一种印制板非焊接式快速测试机构 |
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