CN207424191U - 具有保护测试的集成电路 - Google Patents

Abstract

本实用新型提供一种具有保护测试的集成电路，包括芯片本体及芯片测试电路，芯片测试电路包括：保护环，环绕芯片本体的电路区，以形成非封闭环；信号源电路，连接于保护环，用于向保护环提供测试信号；以及检测点，设置于保护环上，在检测点处检测测试信号，以根据所检测的测试信号确定芯片本体是否破损。本实用新型的技术方案可以测试芯片是否破损以及获得发生破损的掩膜层、位置和破损程度。

Description

具有保护测试的集成电路

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种具有保护测试的集成电路。

背景技术

随着半导体技术的发展，芯片的厚度越来越薄，尺寸也越来越小，所以其因为封装或是其他不可预期的外力造成芯片的轻微龟裂或坏损的机率也越来越高。传统的测试方法为通过测试芯片周围的位电性完整性来判断芯片是否发生损坏，但这种方法只能应用于发生重大裂损的芯片，不能用于测试轻微的龟裂。

实用新型内容

本实用新型实施例提供一种具有保护测试的集成电路，以解决或缓解现有技术中的一项或更多项技术问题。

作为本实用新型实施例的一个方面，本实用新型实施例提供一种具有保护测试的集成电路，包括芯片本体及芯片测试电路，所述芯片测试电路包括：

保护环，环绕所述芯片本体的电路区，以形成非封闭环；

信号源电路，连接于所述保护环，用于向所述保护环提供测试信号；以及，

检测点，设置于所述保护环上，在所述检测点处检测所述测试信号，以根据所检测的测试信号确定所述芯片本体是否破损。

在一些实施例中，所述保护环具有第一端部和第二端部，所述第一端部接地。

在一些实施例中，所述信号源电路与所述保护环的连接点位于所述第二端部。

在一些实施例中，所述信号源电路与所述保护环的连接点邻近于所述第二端部，使得所述连接点至所述第一端部的电路长度大于等于所述保护环由所述第一端部至所述第二端部的电路长度的70％。

在一些实施例中，所述连接点至所述第一端部的电路长度大于等于所述保护环由所述第一端部至所述第二端部的电路长度的90％。

在一些实施例中，所述芯片本体上形成若干层掩膜层，每一层所述掩膜层各由一层所述保护环环绕，每一层所述保护环通过开关单元均连接于所述信号源电路。

在一些实施例中，所述信号源电路包括限流电路以及连接于所述限流电路的信号源，所述信号源通过所述限流电路向所述保护环提供所述测试信号。

在一些实施例中，所述信号源包括电压源或电流源。

作为本实用新型实施例的另一个方面，本实用新型实施例提供一种具有保护测试的集成电路，包括芯片本体以及保护环，所述保护环环绕所述芯片本体的电路区和焊垫，所述保护环为非封闭环，所述保护环具有第一端部和第二端部，所述芯片本体在所述第一端部和所述第二端部之间形成为断路区。

在一些实施例中，所述断路区在所述第一端部和所述第二端部之间的距离小于等于所述保护环由所述第一端部至所述第二端部的电路长度的10％。

本实用新型采用上述技术方案，可以测试芯片是否破损以及获得发生破损的掩膜层、位置和破损程度。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为本实用新型实施例一的集成电路俯视图。

图2为本实用新型实施例一的信号源电路图。

图3为本实用新型实施例一的芯片本体右视图和芯片测试电路图。

图4为本实用新型实施例的集成电路俯视图。

附图标记说明：

100：集成电路：

110：芯片本体；

111、111A、111B、111C：掩膜层；112：电路区；

113：焊垫；114：短路区；

120：芯片测试电路；

121、121A、121B、121C：保护环；

a：第一端部；b：第二端部；c、c1、c2、c3：连接点；

122：信号源电路；122A：限流电路；122B：信号源；

123、123A、123B、123C：检测点；124：开关单元；

125：测试结构。

200：集成电路。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

晶圆(Wafer)上有复数个芯片，通过切割晶圆而得到每一个芯片。在晶圆的切割过程或芯片封装过程或其他外力因素影响，都会使芯片发生破损。本实用新型的核心思想在于提供一种具有保护测试的集成电路及其测试方法，以测试芯片本体是否发生破损。该芯片测试电路包括非封闭的保护环(Guard Ring)以及与所述保护环连接信号源电路，保护环为金属材质，具有导电性，其默认电路为接地，所述信号源电路给出测试信号，保护环上的检测点反馈测试信号，从而判断保护环是否完整(断路)，进而判断芯片本体是否破损。下面结合附图提供多种实施方式或例子用来实现本实用新型的不同结构和方法。

实施例一

本实施例提供一种集成电路及其测试方法。如图1所示为本实施例的集成电路100，包括芯片本体110和芯片测试电路120，其中，芯片本体110包括有电路区112以及通过焊线与电路区电连接的焊垫113，芯片本体110通过焊垫113与外部电路电连接。芯片测试电路120包括保护环121、信号源电路122和检测点123。

保护环121通常为金属材质，环绕芯片本体110的电路区112以保护芯片本体110上的电路区，本实施例中，保护环121为非封闭环，具有第一端部a和第二端部b，其中，第一端部a接地。本实施例中，保护环121为非封闭的方形环，需要说明的是，保护环121也可以根据芯片本体的形状采用其他形状，本实施例并不对保护环121的形状做限定。

信号源电路122通过连接点c连接于保护环121，用于向保护环121提供测试信号，保护环121作为导线传输所述测试信号，在检测点123处检测所述测试信号，以根据所检测的测试信号来确定保护环121是否断路以及芯片本体110是否破损。当在检测点123处没有检测到所述测试信号，则确定保护环121断路，即芯片本体110破损；当在检测点123处检测到所述测试信号，则确定保护环121没有断路，即芯片本体110没有破损。

本实施例中，信号源电路122与保护环121的连接点c邻近第二端部b，使得连接点c至第一端部a的电路长度大于等于保护环121的第一端部a至第二端部b的电路长度的70％。优选地，连接点c至第一端部a的电路长度大于等于保护环121的第一端部a至第二端部b的电路长度的90％。优选地，连接点c位于保护环121的第二端部b，以最大范围地检测整段保护环121。

如图2所示为本实用新型实施例的信号源电路122，包括限流电路122A以及连接于限流电路122A的信号源122B。限流电路122A包括漏极串联连接的NMOS(Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管和PMOS(Positive channel-Metal-Oxide-Semiconductor，P型金属氧化物半导体)晶体管以及电阻R。电阻R的一端连接于连接点c，另一端连接于NMOS晶体管和PMOS晶体管的漏极。

NMOS晶体管的源极连接于信号源122B，PMOS晶体管的源极接地，NMOS晶体管和PMOS晶体管的栅极外接测试结构(testkey)125。测试结构125是在晶圆的制作过程中为了检测制造工艺而设置于晶圆外围的测试结构，测试结构125是只有电压控制栅的开关。当测试结构125为高电压时，PMOS晶体管关断，NMOS晶体管作为二极管连接导通；当测试结构125为低电压时，NMOS晶体管关断，PMOS晶体管作为二极管连接导通，此状态下，PMOS晶体管泄放电流。通过限流电路122A可以防止经过保护环121的电流信号过大而损坏芯片本体110。

信号源122B可以是电压源或者电流源，用以通过限流电路122A给保护环121提供电流信号(即测试信号)，在检测点123处检测电流信号。当在检测点123处没有检测到电流信号，说明保护环121断路，即保护环121在连接点c和检测点123之间存在断裂，也就是说，芯片本体110发生了破损，且破损位置在连接点c和检测点123所环绕的范围内。

本实施例中，检测点123临近第一端部a，改变检测点123在保护环121上的位置，可以进一步确定芯片本体110发生破损的位置。

当芯片本体110发生了轻微破损，使保护环121没有完全断裂，在检测点123处可以检测到电流信号，但该电流信号会小于保护环121完整时所检测到的电流信号，由此可确定保护环121的断裂程度，进而确定芯片本体110的破损程度。

如图3所示，芯片本体110上形成若干层掩膜层111，在测试的过程中，可以对每一掩膜层111均设置保护环，以分别测试芯片本体110的每一掩膜层111是否发生破损。

本实施例以三层掩膜层(111A、111B和111C)为例进行介绍，掩膜层111A、111B和111C各由一层保护环121A、121B和121C环绕，在保护环121A、121B和121C上分别设置有检测点123A、123B和123C，保护环121A、121B和121C分别通过连接点c1、c2和c3连接于开关单元124，开关单元124连接于信号源电路122。

通过开关单元124选择要进行测试的保护环121A或121B或121C，信号源电路122提供电流信号，在检测点123A或123B或123C处检测电流信号，进而确定对应的掩膜层111A或111B或111C是否发生破损。

本实施例的集成电路可应用于任何具有保护环的半导体集成电路，尤其适合应用于对芯片工艺要求很高，芯片厚度很薄的储存器集成电路中。

作为本实用新型实施例的另一个方面，本实用新型实施例还提供一种芯片测试方法，应用于上述的集成电路100，包括：

控制信号源电路122向保护环121提供测试信号；以及，

在检测点123处检测所述测试信号，以根据所检测的测试信号来确定所述保护环121是否断路以及芯片本体110是否破损。

其中，在检测点123处检测所述测试信号，以根据所检测的测试信号来确定所述保护环121是否断路以及芯片本体110是否破损包括：当在检测点123处没有检测到所述测试信号，则确定保护环121断路，进而确定芯片本体110破损；当在检测点123处检测到所述测试信号，则确定保护环121没有断路，进而确定芯片本体110没有破损。

当检测到保护环121断路，说明保护环121在连接点c和检测点123之间存在断裂，也就是说，芯片本体110发生了破损，且破损位置在连接点c和检测点123所环绕的范围内。

优选地，当确定保护环121断路时，改变检测点123在保护环121上的位置，以确定芯片本体110破损的具体位置。

优选地，芯片本体110上形成若干层掩膜层111，每一层掩膜层111A或111B或111C各由一层保护环121A或121B或121C环绕，每一层保护环121A或121B或121C均通过开关单元124连接于信号源电路122，本实用新型实施例的芯片测试方法包括：

控制开关单元124使其中一层掩膜层111A或111B或111C的保护环121A或121B或121C连接于信号源电路122；

控制信号源电路122向掩膜层111A或111B或111C的保护环121A或121B或121C提供测试信号；以及，

在检测点123A或123B或123C处检测所述测试信号，以根据所检测的测试信号来确定掩膜层111A或111B或111C的保护环121A或121B或121C是否断路以及掩膜层111A或111B或111C是否破损。

例如，控制开关单元124使掩膜层111A的保护环121A连接于信号源电路122；控制信号源电路122向保护环121A提供测试信号；在检测点123A处检测所述测试信号，当在检测点123A处没有检测到所述测试信号，则确定保护环121A断路，进而确定掩膜层111A破损；当在检测点123A处检测到所述测试信号，则确定保护环121A没有断路，进而确定掩膜层111A没有破损。

优选地，本实施例的芯片测试方法还包括测试芯片本体110的破损程度。信号源电路122向保护环121提供的测试信号为电流信号，当芯片本体110发生了轻微破损，使保护环121没有完全断裂，在检测点123可以接收到电流信号，但该电流信号会小于保护环121完整时所接收到的电流信号，根据该原理可判断保护环121的断裂程度，进而判断芯片本体110的破损程度。

以上所提供的芯片测试电路、芯片以及芯片测试方法可通过测试机台在测试过程中方便且准确地测试芯片是否发生破损，以及发生破损的位置、掩膜层和破损程度。

实施例二

如图4所示，本实用新型实施例还提供一种集成电路200，包括芯片本体110以及保护环121，芯片本体110包括有电路区112以及通过焊线与电路区电连接的焊垫113，芯片本体110通过焊垫113与外部电路电连接。保护环121环绕芯片本体110的电路区112和焊垫113，保护环121为非封闭环，具有第一端部a和第二端部b，芯片本体110在第一端部a和第二端部b之间形成为断路区114。本实用新型实施例的集成电路200可应用于上述的芯片测试方法中，通过测试机台在测试过程中方便且准确地测试芯片本体110是否发生破损，以及发生破损的位置、掩膜层和破损程度。

本实施例的集成电路可应用于任何具有保护环的半导体集成电路，尤其适合应用于对芯片工艺要求很高，芯片厚度很薄的储存器集成电路中。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种具有保护测试的集成电路，包括芯片本体及芯片测试电路，其特征在于，所述芯片测试电路包括：

保护环，环绕所述芯片本体的电路区，以形成非封闭环；

信号源电路，连接于所述保护环，用于向所述保护环提供测试信号；以及，

检测点，设置于所述保护环上，在所述检测点处检测所述测试信号，以根据所检测的测试信号确定所述芯片本体是否破损。

2.根据权利要求1所述的具有保护测试的集成电路，其特征在于，所述保护环具有第一端部和第二端部，所述第一端部接地。

3.根据权利要求2所述的具有保护测试的集成电路，其特征在于，所述信号源电路与所述保护环的连接点位于所述第二端部。

4.根据权利要求2所述的具有保护测试的集成电路，其特征在于，所述信号源电路与所述保护环的连接点邻近于所述第二端部，使得所述连接点至所述第一端部的电路长度大于等于所述保护环由所述第一端部至所述第二端部的电路长度的70％。

5.根据权利要求4所述的具有保护测试的集成电路，其特征在于，所述连接点至所述第一端部的电路长度大于等于所述保护环由所述第一端部至所述第二端部的电路长度的90％。

6.根据权利要求1所述的具有保护测试的集成电路，其特征在于，所述芯片本体上形成若干层掩膜层，每一层所述掩膜层各由一层所述保护环环绕，每一层所述保护环通过开关单元均连接于所述信号源电路。

7.根据权利要求1至6中任一项所述的具有保护测试的集成电路，其特征在于，所述信号源电路包括限流电路以及连接于所述限流电路的信号源，所述信号源通过所述限流电路向所述保护环提供所述测试信号。

8.根据权利要求7所述的具有保护测试的集成电路，其特征在于，所述信号源包括电压源或电流源。

9.一种具有保护测试的集成电路，包括芯片本体以及保护环，其特征在于，所述保护环环绕所述芯片本体的电路区和焊垫，所述保护环为非封闭环，所述保护环具有第一端部和第二端部，所述芯片本体在所述第一端部和所述第二端部之间形成为断路区。

10.根据权利要求9所述的具有保护测试的集成电路，其特征在于，所述断路区在所述第一端部和所述第二端部之间的距离小于等于所述保护环由所述第一端部至所述第二端部的电路长度的10％。