CN103367326B - 芯片上测试开关矩阵 - Google Patents
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Abstract
本申请公开了一种芯片上测试开关矩阵，包括位于绝缘基底层上的M个器件焊盘和N个测试焊盘或测试接触垫，其中M≥N，M、N分别是大于1的整数，其中，在每一个器件焊盘和每一个测试焊盘或测试接触垫之间形成初始断开或初始闭合的开关。该芯片上测试开关矩阵用于将集成电路外部的测试设备选择性地连接至集成电路内部的待测试的半导体器件。
Description
技术领域
本发明涉及集成电路的测试技术，更具体地，涉及集成电路中的芯片上测试开关矩阵(on-chiptestswitchmatrix)。
背景技术
在集成电路中可以设置多个测试焊盘(bondingpad)或测试接触垫(contactpad)，用于测试集成电路中的半导体器件是否存在故障。在测试期间，测试焊盘与为了检测半导体器件是否在制造期间出现故障，可以将测试焊盘或测试接触垫设置在晶片上管芯之间的划线区域(scribeline)中。在检测完成之后将管芯分成单个的划割期间可以去除测试焊盘或测试接触垫。如果在集成电路产品中需要测试焊盘或测试接触垫，则可以将测试焊盘或测试接触垫形成在集成电路内部，并且提供相应的测试管脚。在测试期间，测试设备的引线与测试焊盘电连接，或者测试设备的探针接触测试接触垫，进而与待测试的半导体器件的焊盘电连接。
随着半导体器件的持续按比例缩小，集成电路中的半导体器件的数量持续增加。在测试中使用的测试设备的探针的数量(典型地，小于6个)远小于待测试的半导体器件的数量，结果，采用大量的探针并将不同的探针接触不同的待测半导体器件几乎是不可能的。
在测试包含大量的半导体器件的集成电路时，有利的是将测试设备的探针选择性地连接至待测试的半导体器件，而不是增加探针的数量。
发明内容
本发明的目的是提供一种将测试设备选择性地连接至待测试的半导体器件的芯片上测试开关矩阵。
根据本发明，提供一种芯片上测试开关矩阵，包括位于绝缘基底层上的M个器件焊盘和N个测试焊盘或测试接触垫，其中M≥N，M、N分别是大于1的整数，其中，在每一个器件焊盘和每一个测试焊盘或测试接触垫之间形成初始断开或初始闭合的开关。
优选地，初始断开的开关包括位于绝缘基底层中的堆叠的导电通道和电介质衬里，并且电介质衬里作为开关的断开点，从而断开器件焊盘和测试焊盘或测试接触垫之间的导电路径。
优选地，在选择的一个器件焊盘和选择的一个测试焊盘或测试接触垫之间施加电压时，对于初始断开的开关，作用在电介质衬里上的电场使得电介质衬里击穿，从而连通所述选择的一个器件焊盘和所述选择的一个测试焊盘或测试接触垫之间的导电路径。
优选地，电介质衬里由氧化物、氧氮化物和高K材料中的至少一种组成。
优选地，高K材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2和LaAlO中的至少一种。
优选地，电介质衬里由低温氧化物组成。
优选地，电介质衬里的厚度为1nm-4nm。
优选地，初始闭合的开关包括位于绝缘基底层中的导电通道，从而连通器件焊盘和测试焊盘或测试接触垫之间的导电路径。
优选地，在选择的一个器件焊盘和选择的一个测试焊盘或测试接触垫之间施加电压时，对于初始闭合的开关，作用在导电通道上的电场使得导电通道烧断，从而断开所述选择的一个器件焊盘和所述选择的一个测试焊盘或测试接触垫之间的导电路径。
优选地，芯片上测试开关矩阵还包括：M条下部导电线，所述下部导电线位于绝缘基底层中，用于连接开关和器件焊盘；以及N条测试线，所述测试线位于绝缘基底层上，用于连接开关和测试焊盘或测试接触垫。
根据本发明的芯片上测试开关矩阵可以将集成电路外部的测试设备选择性地连接至集成电路内部的待测试的半导体器件，从而可以在不增加探针的数量以及不改变探针与测试焊盘或测试接触垫的连接的情形下测试选择的半导体器件，这提供了测试方案的灵活性。
并且，根据本发明的芯片上测试开关矩阵可以实现为标准化的测试焊盘或测试接触垫，从而针对各种集成电路可以采用相同的测试设备，这降低的集成电路的制造成本。
附图说明
图1示出了根据本发明的芯片上测试开关矩阵的俯视图。
图2示出了根据本发明的第一实施例的芯片上测试开关矩阵的截面图，该截面图沿图1中的线AA截取。
图3示出了根据本发明的第一实施例的芯片上测试开关矩阵的等效电路图。
图4示出了根据本发明的第二实施例的芯片上测试开关矩阵的截面图，该截面图沿图1中的线AA截取。
图5示出了根据本发明的第二实施例的芯片上测试开关矩阵的等效电路图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
图1示出了根据本发明的芯片上测试开关矩阵的俯视图。芯片上测试开关矩阵100包括3个器件焊盘103-1至103-3和2个测试焊盘或测试接触垫104-1和104-2。器件焊盘103-1至103-3与集成电路内部的半导体器件(未示出)，测试焊盘或测试接触垫104-1和104-2与集成电路外部的测试设备(未示出)电连接，即测试设备的引线与测试焊盘电连接，或者测试设备的探针接触测试接触垫。
在图1中，芯片上测试开关矩阵100是3×2开关矩阵。然而，根据本发明的芯片上上测试开关矩阵可以是M×N开关矩阵，包括M个器件焊盘和和N个测试焊盘或测试接触垫，其中M≥N，M、N分别是大于1的整数。
图2示出了根据本发明的第一实施例的芯片上测试开关矩阵的截面图，该截面图沿图1中的线AA截取。芯片上测试开关矩阵100的器件焊盘103-1位于绝缘基底层101上，经由导电通道105连接至下部导电线102。导电通道105从器件焊盘103-1下方延伸至测试线104-1’和104-2’。测试线104-1′和104-2’位于绝缘基底层101上，经由导电通道105和电介质衬里106连接至下部导电线102，其中电介质衬里106将导电通道105和下部导电线102电隔离。进一步，测试线104-1′和104-2’在绝缘基底层101上延伸至测试焊盘或测试接触垫104-1和104-2(在图2中未示出)。
上述芯片上测试开关矩阵100在每一个器件焊盘和每一个测试焊盘或测试接触垫之间形成了初始断开的开关，其中电介质衬里106作为该开关的断开点，从而断开了器件焊盘和测试焊盘或测试接触垫之间的导电路径。电介质衬里106的厚度例如为1nm-4nm。在器件焊盘和测试焊盘或测试接触垫之间施加电压时，作用在电介质衬里106上的电场使得电介质衬里106击穿，从而连通了器件焊盘和测试焊盘或测试接触垫之间的导电路径。
根据第一实施例的芯片上测试开关矩阵100通过选择性地闭合初始断开的开关，将待测半导体器件连接至测试设备的探针。
在芯片上测试开关矩阵100中，绝缘基底层101可以由氧化硅或氮化硅组成，并且可以与半导体器件的层间电介质层同时形成。
下部导电线102、器件焊盘103-1至103-3、测试焊盘或测试接触垫104-1和104-2、测试线104-1′和104-2’、导电通道105，分别可以由Cu、Al、W、多晶硅中的至少一种组成。在使用多晶硅时，可以对其进行掺杂以提高其导电性。
电介质衬里106可以由氧化物、氧氮化物、高K材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2和LaAlO中的至少一种)中的至少一种组成。
图3示出了根据本发明的第一实施例的芯片上测试开关矩阵的等效电路图。该3×2开关矩阵中的每一个开关是断开的，并且在闭合状态下用于将3个器件焊盘103-1至103-3中的相应一个器件焊盘选择性地连接至2个测试焊盘或测试接触垫104-1和104-2中的相应一个测试焊盘或测试接触垫。
集成电路的制造工艺通常可以分为工艺前端(FEOL，指从衬底硅片开始到形成用于接触的金属硅化物如NiSi之前)、工艺中段(MOL，指从形成金属硅化物到形成第一层金属连线之前)和工艺后端(BEOL，指形成第一层金属连线及以后)。
芯片上测试开关矩阵100的至少一部分可以在工艺前端与栅叠层一起形成，例如下部导电线102可以与背栅一起形成，导电通道105和电介质衬里106可以与栅叠层一起形成。替代地，芯片上测试开关矩阵100全部在工艺后端采用单独的步骤形成。在工艺后端，电介质衬里106优选地由低温氧化物(LTO)组成，否则用于形成电介质衬里的高温氧化处理会损坏集成电路中已经形成的半导体器件。
应当注意，在形成芯片上测试开关矩阵100时使用的层沉积工艺和图案化工艺是公知的，在此不再详述。
图4示出了根据本发明的第二实施例的芯片上测试开关矩阵的截面图，该截面图沿图1中的线AA截取。芯片上测试开关矩阵100的器件焊盘103-1位于绝缘基底层101上，经由导电通道105连接至下部导电线102。导电通道105从器件焊盘103-1下方延伸至测试线104-1’和104-2’。测试线104-1′和104-2’位于绝缘基底层101上，经由导电通道105连接至下部导电线102。进一步，测试线104-1′和104-2’在绝缘基底层101上延伸至测试焊盘或测试接触垫104-1和104-2(在图4中未示出)。
上述芯片上测试开关矩阵100在每一个器件焊盘和每一个测试焊盘或测试接触垫之间形成了初始闭合的开关，从而连通了器件焊盘和测试焊盘或测试接触垫之间的导电路径。在器件焊盘和测试焊盘或测试接触垫之间施加电压时，作用在导电通道上的电场使得导电通道烧断，从而断开了器件焊盘和测试焊盘或测试接触垫之间的导电路径。导电通道作为开关的断开点。
根据第二实施例的芯片上测试开关矩阵100的各个部分可以由与根据第一实施例的测试开关矩阵的相应部分相同的材料组成。
图5示出了根据本发明的第二实施例的芯片上测试开关矩阵的等效电路图。该3×2开关矩阵中的每一个开关是闭合的，并且在断开状态下用于将3个器件焊盘103-1至103-3中的相应一个器件焊盘选择性地与2个测试焊盘或测试接触垫104-1和104-2中的相应一个测试焊盘或测试接触垫断开。
根据第二实施例的芯片上测试开关矩阵100通过选择性地断开初始闭合的开关，将非待测半导体器件与测试设备的探针之间断开。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。例如，根据进一步的实施例，芯片上测试开关矩阵可以包括一部分初始断开的开关和一部分初始闭合的开关，使得可以任意地将待测半导体器件与测试设备的探针电连接，将非待测半导体器件与测试设备的探针断开。
因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (9)
1.一种芯片上测试开关矩阵，包括位于绝缘基底层上的M个器件焊盘和N个测试焊盘或测试接触垫，其中M≥N，M、N分别是大于1的整数，
其中，在每一个器件焊盘和每一个测试焊盘或测试接触垫之间形成初始断开或初始闭合的开关，
其中初始断开的开关包括位于绝缘基底层中的堆叠的导电通道和电介质衬里，并且电介质衬里作为开关的断开点，从而断开器件焊盘和测试焊盘或测试接触垫之间的导电路径，
其中初始闭合的开关包括位于绝缘基底层中的导电通道，从而连通器件焊盘和测试焊盘或测试接触垫之间的导电路径。
2.根据权利要求1所述的芯片上测试开关矩阵，其中在选择的一个器件焊盘和选择的一个测试焊盘或测试接触垫之间施加电压时，对于初始断开的开关，作用在电介质衬里上的电场使得电介质衬里击穿，从而连通所述选择的一个器件焊盘和所述选择的一个测试焊盘或测试接触垫之间的导电路径。
3.根据权利要求1所述的芯片上测试开关矩阵，其中电介质衬里由氧化物和氧氮化物中的至少一种组成。
4.根据权利要求1所述的芯片上测试开关矩阵，其中电介质衬里由高K材料组成。
5.根据权利要求4所述的芯片上测试开关矩阵，高K材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2和LaAlO中的至少一种。
6.根据权利要求3所述的芯片上测试开关矩阵，其中电介质衬里由低温氧化物组成。
7.根据权利要求1所述的芯片上测试开关矩阵，其中电介质衬里的厚度为1nm-4nm。
8.根据权利要求1所述的芯片上测试开关矩阵，其中在选择的一个器件焊盘和选择的一个测试焊盘或测试接触垫之间施加电压时，对于初始闭合的开关，作用在导电通道上的电场使得导电通道烧断，从而断开所述选择的一个器件焊盘和所述选择的一个测试焊盘或测试接触垫之间的导电路径。
9.根据权利要求1所述的芯片上测试开关矩阵，还包括：
M条下部导电线，所述下部导电线位于绝缘基底层中，用于连接开关和器件焊盘；以及
N条测试线，所述测试线位于绝缘基底层上，用于连接开关和测试焊盘或测试接触垫。
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