CN207251586U - 一种锁频控制电路 - Google Patents
一种锁频控制电路 Download PDFInfo
- Publication number
- CN207251586U CN207251586U CN201720926669.2U CN201720926669U CN207251586U CN 207251586 U CN207251586 U CN 207251586U CN 201720926669 U CN201720926669 U CN 201720926669U CN 207251586 U CN207251586 U CN 207251586U
- Authority
- CN
- China
- Prior art keywords
- frequency
- duration
- control circuit
- clock
- comparative result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本实用新型公开了一种锁频控制电路，包括数控振荡器、频率比较模块及控制器，通过所述频率比较模块判断出数控振荡器生成的时钟信号的频率与预设频率之间的频率差值，并通过所述控制器确定出与所述频率差值对应的固定控制时长，从而按照所述固定控制时长控制后端管控模块处于当前控制状态的时长，也就是说，本申请中的锁频控制电路通过智能锁频控制技术而实现时钟功能。避免了采用较多的单块电容性元件和电阻性元件，因此具有减少应用成本和减少占用集成电路板面积的技术效果。
Description
技术领域
本实用新型涉及电子电路技术领域，特别是涉及一种锁频控制电路。
背景技术
迄今为止，低功耗微计算机(微计算机、微控制器、微处理器等等在下文中统称为“微计算机”)在许多情形下包括实时时钟(RTC)功能。在此情况下，大部分的微计算机都会包含时钟功能专用芯片RTC，并且需要采用外部晶体振荡器，从而可以在LSI(大规模集成)的微计算机中，从低频时钟生成高频时钟。而PLL(锁相环：相位锁定环电路)是指倍乘了外部提供的参考时钟并且向LSI内部提供高频时钟的时钟生成器的电路功能模块，其是现有技术中向LSI内部提供高频时钟的典型技术。但是，当PLL用于被供应低通低频参考时钟的LSI时，其LPF(Low Pass Filter，低通滤波器)特性具有若干Khz的截止频率，并且当使用单块电容性元件和电阻性元件实现PLL时，需要占用较大的集成电路板面积，尤其是在雷达系统中设置的大规模集成电路中，由于雷达装置空间有限，因此也造成PLL在雷达系统中的应用不仅成本极高，而且也非常不适于雷达装置的装备空间。
可见，现有技术中存在着在大规模集成电路系统中采用相位锁定环技术实现时钟功能时使用单块电容性元件和电阻性元件较多，应用成本高且占用集成电路板面积大的技术问题。
实用新型内容
本申请提供一种锁频控制电路，用以解决现有技术中存在着在大规模集成电路系统中采用相位锁定环技术实现时钟功能时使用单块电容性元件和电阻性元件较多，应用成本高且占用集成电路板面积大的技术问题。
本申请提供了一种锁频控制电路，应用于雷达磁控管微调系统，包括：
数控振荡器，用以生成时钟信号；
频率比较模块，与所述数控振荡器连接，用以获取所述时钟信号并将所述时钟信号的时钟频率与预设的参考频率进行比较，获得表征所述时钟频率与所述参考频率之间的频率差值的比较结果；
控制器，与所述频率比较模块以及后端管控模块连接，用以基于所述比较结果延长或缩短所述后端管控模块的固定控制时长，其中，所述固定控制时长表征所述后端管控模块处于当前控制状态的时长。
可选地，所述控制器，用以在所述比较结果表征所述频率差值的绝对值大于等于第一阈值时，延长所述固定控制时长；和/或，在所述比较结果表征所述频率差值的绝对值小于等于第二阈值时，缩短所述固定控制时长。
可选地，所述锁频控制电路还包括：
频率调整模块，与所述频率比较模块和所述数控振荡器连接，用以基于所述比较结果发出调整信号，以调整所述时钟频率与所述参考频率为匹配。
可选地，所述频率调整模块，用以基于所述比较结果确定调整次数，并按照所述调整次数采用频率递增或频率递减的方式以调整所述时钟频率与所述参考频率为匹配。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中的技术方案可以通过判断频率差值的方式而实现对所述后端管控模块的工作状态时长的管控，也就是通过锁频技术而实现时钟功能。避免了采用较多的单块电容性元件和电阻性元件，因此具有减少应用成本和减少占用集成电路板面积的技术效果。
附图说明
图1为本实用新型实施例提供的一种锁频控制电路的结构图。
具体实施方式
本申请提供一种锁频控制电路，用以解决现有技术中存在着在大规模集成电路系统中采用相位锁定环技术实现时钟功能时使用单块电容性元件和电阻性元件较多，应用成本高且占用集成电路板面积大的技术问题。
本申请实施例中的技术方案为解决上述技术问题，总体思路如下：
本申请实施例中的技术方案可以通过判断频率差值的方式而实现对所述后端管控模块的工作状态时长的管控，也就是通过锁频技术而实现时钟功能。避免了采用较多的单块电容性元件和电阻性元件，因此具有减少应用成本和减少占用集成电路板面积的技术效果。
下面通过附图以及具体实施例对本申请技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
实施例一
请参考图1，本申请实施例一提供一种锁频控制电路，应用于雷达磁控管微调系统，包括：
数控振荡器101，用以生成时钟信号；
频率比较模块102，与所述数控振荡器连接，用以获取所述时钟信号并将所述时钟信号的时钟频率与预设的参考频率进行比较，获得表征所述时钟频率与所述参考频率之间的频率差值的比较结果；
控制器103，与所述频率比较模块以及后端管控模块连接，用以基于所述比较结果延长或缩短所述后端管控模块的固定控制时长，其中，所述固定控制时长表征所述后端管控模块处于当前控制状态的时长。在本申请实施例中，所述控制器，具体用以在所述比较结果表征所述频率差值的绝对值大于等于第一阈值时，延长所述固定控制时长；和/或在所述比较结果表征所述频率差值的绝对值小于等于第二阈值时，缩短所述固定控制时长。
并且，本申请实施例中的所述锁频控制电路还包括：频率调整模块104，与所述频率比较模块和所述数控振荡器连接，用以基于所述比较结果发出调整信号，以调整所述时钟频率与所述参考频率为匹配。所述频率调整模块还用以基于所述比较结果确定调整次数，并按照所述调整次数采用频率递增或频率递减的方式以调整所述时钟频率与所述参考频率为匹配。
所述预设的参考频率可以为用户输入的数据，也可以是系统根据预设条件自动生成的数据，该预设的参考频率可以视为适合于系统当前工作状态的频率参数。在实际操作过程中，频率比较模块在接收到由数控振荡器发送的时钟信号后，将把当前数控振荡器生成的时钟信号的频率与所述参考频率进行比较，从而获得当前的时钟信号的频率与所述参考频率之间的频率差值。之后控制器将基于所述频率差值而延长或缩短其能控制的各种工作模块的工作状态的时长，也就是说，所述后端管控模块可以为所述控制器能够控制的处理模块，如图像显示模块、音频模块、射频模块等等，在实际操作过程中可以根据需要而自行设置所述后端管控模块。
例如，当所述数控振荡器当前生成的时钟信号为2000hz，而参考频率为3000hz时，频率比较模块将获取所述时钟信号，并将时钟信号的频率与参考频率进行比较确定所述比较结果为-1000hz，控制器进而确定所述比较结果表征所述频率差值的绝对值大于等于第一阈值500hz，从而控制所述后端管控模块处于当前工作状态的时长由5秒延长为对应的10秒。相反的，当所述数控振荡器当前生成的时钟信号为3200hz，而参考频率为3000hz时，频率比较模块将获取所述时钟信号，并将时钟信号的频率与参考频率进行比较确定所述比较结果为200hz，控制器进而确定所述比较结果表征所述频率差值的绝对值小于等于第二阈值400hz，从而控制所述后端管控模块处于当前工作状态的时长由5秒缩短为对应的3秒。进一步地，在本申请实施例的实施过程中，频率调整模块还可以进一步发出控制信号以使所述数控振荡器生成的时钟信号的频率调整为与所述参考频率匹配，再进一步地还可以根据所述频率差值而确定在将所述时钟信号的频率调整为与所述参考频率匹配的过程中需要调整的次数。
由此可见，本申请实施例中的技术方案可以通过判断频率差值的方式而实现对所述后端管控模块的工作状态时长的管控，也就是通过锁频技术而实现时钟功能。避免了采用较多的单块电容性元件和电阻性元件，因此具有减少应用成本和减少占用集成电路板面积的技术效果。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。进一步地，本申请技术方案中的各个方法步骤可以颠倒，变换先后顺序而依然落入本申请所涵盖的实用新型范围中。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (4)
1.一种锁频控制电路，应用于雷达磁控管微调系统，其特征在于，包括：
数控振荡器，用以生成时钟信号；
频率比较模块，与所述数控振荡器连接，用以获取所述时钟信号并将所述时钟信号的时钟频率与预设的参考频率进行比较，获得表征所述时钟频率与所述参考频率之间的频率差值的比较结果；
控制器，与所述频率比较模块以及后端管控模块连接，用以基于所述比较结果延长或缩短所述后端管控模块的固定控制时长，其中，所述固定控制时长表征所述后端管控模块处于当前控制状态的时长。
2.如权利要求1所述的锁频控制电路，其特征在于，所述控制器，用以在所述比较结果表征所述频率差值的绝对值大于等于第一阈值时，延长所述固定控制时长；和/或，在所述比较结果表征所述频率差值的绝对值小于等于第二阈值时，缩短所述固定控制时长。
3.如权利要求1所述的锁频控制电路，其特征在于，所述锁频控制电路还包括：
频率调整模块，与所述频率比较模块和所述数控振荡器连接，用以基于所述比较结果发出调整信号，以调整所述时钟频率与所述参考频率为匹配。
4.如权利要求3所述的锁频控制电路，其特征在于，所述频率调整模块，用以基于所述比较结果确定调整次数，并按照所述调整次数采用频率递增或频率递减的方式以调整所述时钟频率与所述参考频率为匹配。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720926669.2U CN207251586U (zh) | 2017-07-27 | 2017-07-27 | 一种锁频控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720926669.2U CN207251586U (zh) | 2017-07-27 | 2017-07-27 | 一种锁频控制电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207251586U true CN207251586U (zh) | 2018-04-17 |
Family
ID=61880020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720926669.2U Expired - Fee Related CN207251586U (zh) | 2017-07-27 | 2017-07-27 | 一种锁频控制电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207251586U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112234802A (zh) * | 2020-09-23 | 2021-01-15 | 上海誉腾电源设备有限公司 | Hfdc高频电源的谐振频率控制方法及其系统 |
-
2017
- 2017-07-27 CN CN201720926669.2U patent/CN207251586U/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112234802A (zh) * | 2020-09-23 | 2021-01-15 | 上海誉腾电源设备有限公司 | Hfdc高频电源的谐振频率控制方法及其系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5420641B2 (ja) | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 | |
| US20080061888A1 (en) | Multi-loop phase locked loop circuit | |
| JP2002518869A (ja) | 位相同期ループの帯域幅を調整する方法および装置 | |
| US20060181354A1 (en) | Oscillator Including Phase Frequency Detectors For Detecting a Phase Difference Between Two Input Signals and Outputting a Control Command Signal | |
| EP1248394A3 (en) | Oscillator with noise reduction function, writing device, and method of controlling the writing device | |
| US20040001600A1 (en) | Phase locked loop circuit for reducing electromagnetic interference and contorl method thereof | |
| TWI505642B (zh) | All - digital Spread Spectrum Clock Generation Circuit with Electromagnetic Interference Effect Decay and Its Control Method | |
| JP2007129306A (ja) | Ｐｌｌ制御回路 | |
| US8988122B2 (en) | Apparatus and method for performing spread-spectrum clock control | |
| CN207251586U (zh) | 一种锁频控制电路 | |
| TW200407695A (en) | Phase-lock loop having programmable bandwidth | |
| TWI382184B (zh) | 頻率偵測裝置與方法 | |
| CN107809241B (zh) | 一种pll的分频调节方法 | |
| US7525393B2 (en) | Digital frequency multiplier circuit | |
| CN109150176A (zh) | Wifi射频芯片参考时钟电路、时钟合成电路、应用处理器 | |
| US20060104398A1 (en) | Frequency synthesizing device with automatic calibration | |
| GB2399240A (en) | Start up circuit for a phase locked loop | |
| TWI691169B (zh) | 可調式鎖相迴路系統及其傳輸系統 | |
| US7205804B2 (en) | Methods and system for reducing effects of digital loop dead zones | |
| EP0881775A1 (en) | A clock generator | |
| JP4703696B2 (ja) | Ｄｌｌ回路 | |
| JP6672008B2 (ja) | 発振器及び発振器の製造方法 | |
| US10886905B1 (en) | Signal generator with coherent phase output | |
| CN110677154B (zh) | 一种无频率过冲的数字锁相环 | |
| JP2004349866A (ja) | クロック生成回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180417 Termination date: 20200727 |