CN206820737U - 一种数模转换器的时序矫正数字电路 - Google Patents

Abstract

本实用新型涉及一种数模转换器的时序矫正数字电路，所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，电路具体包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器。采用本时序矫正数字电路对DAC芯片的数字域时钟进行矫正，并结合鉴相器来反馈实时相位信息，电路自动地进行延时步长值调整，最终把数字域时钟的相位调整到目标相位值，完成DAC芯片的时序的矫正。

Description

一种数模转换器的时序矫正数字电路

技术领域

本实用新型涉及数字集成电路设计技术领域，具体地说是涉及数模转换器的内部时钟时序矫正数字电路。

背景技术

数模转换器即DAC（Digital-to- Analog Converter）为混合信号芯片，内部同时拥有数字域时钟与模拟域时钟。超高速DAC芯片广泛应用于雷达、电子对抗及高速通信等电子系统中，由于这些电子系统需要较高的灵敏度要求，因此这就对芯片设计时对芯片内部自身的时序控制提出了较高要求，同时对芯片应用时的外部时钟及数据的相对时序关系也提出了较高要求。DAC芯片设计的重点和难点在于其数字域时钟与模拟域时钟之间的时序校正，在高速DAC芯片中，时序的问题显得尤为突出，时序在很大程度上决定了DAC芯片的性能，然而由于生产工艺以及电压、温度等外部因素的影响，DAC芯片的数字域时钟与模拟域时钟之间的时序关系经常发生变化，这就需要对时序进行校正，使DAC芯片的内部时序得到优化，以增加芯片的稳定可靠性，同时也需要追踪并校正由于环境影响而产生的时钟歪斜、时钟抖动等时序问题。

实用新型内容

本实用新型的目的在于提供一种数模转换器的时序矫正数字电路，应用于DAC芯片的内部时序矫正控制，相对于传统的调整时序的方法来说，可明显提高系统的灵活性、抗干扰性和准确性。

为了实现上述目的，本实用新型采用的技术方案为，一种数模转换器的时序矫正数字电路，所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器，所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端，丢失相位输出端取反之后与找中间步长模块的锁定相位使能输出端通过二输入与门连接另一寄存器的使能端，该寄存器的输出端为锁定相位输出端。

作为本实用新型的一种改进，所述时序矫正数字电路上还设有工作时钟设定端和复位端，通过工作时钟设定端接收工作时钟信号，通过复位端接收复位信号，所述工作时钟设定端和复位端分别连接译码器、相位值比较器、相位符号比较器、粗调模块、细调模块、找中间步长模块、追踪相位模块和所有寄存器的工作时钟端和复位端。

作为本实用新型的一种改进， 所述延时步长输入端和延时步长输出端的延时步长值调整范围为0-432步，所述目标相位值设定端设定的目标相位值、鉴相器反馈相位值输入端输入的反馈相位值和实际相位值输出端输出的实际相位值的范围均为0-16。

作为本实用新型的一种改进， 所述时序矫正数字电路具有手动模式和自动模式两种矫正工作模式，并且两种矫正工作模式通过手动/自动模式的切换端口进行切换调整，所述时序矫正数字电路能够根据鉴相器反馈相位值输入端输入的需要矫正时序的信号的实时相位信息，手动/自动地进行延时步长值调整操作，最终把需要矫正时序的信号的相位值调整到想要的位置（即目标相位值设定端预先设定的目标相位值），完成该信号的时序矫正。

作为本实用新型的一种改进，当时序矫正数字电路工作于手动模式时，延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致。

作为本实用新型的一种改进， 所述时序矫正数字电路工作在自动模式下，其调整延时步长值的方式包括粗调和细调两种，其中，使用粗调方式时时序矫正数字电路每次调整16步延时步长值，使用细调方式时时序矫正数字电路每次调整1步延时步长值。

作为本实用新型的一种改进，所述时序矫正数字电路工作在自动模式下的任意阶段和任意状态下时，一旦通过手动/自动模式的切换端口切换到手动模式时，时序矫正数字电路的自动模式会立即停止，此时延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致；而当时序矫正数字电路工作在手动模式下时，一旦通过手动/自动模式的切换端口切换到自动模式时，时序矫正数字电路则先进入搜索阶段，此时延时步长输入端设定的延时步长值作为搜索阶段的初始歩长值。

相对于现有技术，本实用新型的优点如下，本时序矫正数字电路的整体结构设计巧妙，易于实现及使用，且成本低，通过本时序矫正数字电路来手动或自动地进行需要矫正时序的信号的实时相位所对应的延时步长值进行调整，并通过鉴相器来反馈与延时步长值相对应的实时相位信息，最终把需要矫正时序的信号的实时相位调整到想要的位置，以完成DAC芯片的内部时钟时序矫正。所采用的时序矫正数字电路具有手动模式和自动模式两种矫正工作模式，并且两种矫正工作模式通过该电路的手动/自动模式的切换端口进行切换调整，手动模式的矫正工作模式下，电路的延时步长输出端直接输出延时步长输入端的延时步长值，可直接用来调整需要矫正时序的信号的实时相位，自动模式的矫正工作模式下，先启用搜索阶段，电路自动调节延时步长值来改变需要矫正时序的信号的实时相位到目标相位，并在搜索阶段完成后，会进入追踪阶段，电路自动监测被测信号的实时相位信息，并在被测信号的实时相位发生改变时自动进行调整延时步长值以找回目标相位，并在未找回目标相位时，通过显示器输出显示丢失相位，需人工手动切换为手动模式进行延时步长值调整或者进行复位以重新开启自动模式进行延时步长值调整，直至调整到目标相位。

附图说明

图1为DAC芯片的数字域时钟与模拟域时钟之间的相位关系示意图。

图2本实用新型的时序矫正数字电路的内部结构示意图。

图3为本实用新型的时序矫正数字电路的端口框图。

图4为本实用新型的时序矫正数字电路的两种矫正工作模式的切换原理框图。

图5为本实用新型的时序矫正数字电路的自动模式下搜索阶段的工作原理框图。

具体实施方式

为了加深对本实用新型的理解和认识，下面结合附图对本实用新型作进一步描述和介绍。

如图1所示，为DAC芯片的数字域时钟与模拟域时钟之间的相位关系，其中实线为模拟域时钟信号，虚线为数字域时钟信号，两个时钟信号的频率相同，但是相位不同，两者在位置上的差异为相位差。一般地，我们将DAC芯片的一个时钟周期进行17等分，那么两个时钟信号的相位值的范围就是0-16，采用鉴相器所能检测到的相位值就是两者相位之间的差值。并且若数字域时钟信号滞后于模拟域时钟信号时，则鉴相器中所显示的相位值符号为负（图1中所示的情况），而若数字域时钟信号超前于模拟域时钟信号时，则鉴相器中所显示的相位值符号为正。相位是对时钟信号时序变化的一种测量方式，其结果在频率域显示，因此，当DAC芯片内的两个时钟信号的时序关系发生变化时，可通过对某一时钟信号的相位进行调整进而实现时序矫正的目的。

如图2和3所示，为本实用新型所提出的一种数模转换器的时序矫正数字电路，所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器，所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端，丢失相位输出端取反之后与找中间步长模块的锁定相位使能输出端通过二输入与门连接另一寄存器的使能端，该寄存器的输出端为锁定相位输出端。

另外，所述时序矫正数字电路上还设有工作时钟设定端和复位端，通过工作时钟设定端接收工作时钟信号，通过复位端接收复位信号，所述工作时钟设定端和复位端分别连接译码器、相位值比较器、相位符号比较器、粗调模块、细调模块、找中间步长模块、追踪相位模块和所有寄存器的工作时钟端和复位端。

所述延时步长输入端和延时步长输出端的延时步长值调整范围为0-432步，延时步长值的最大值为432。所述目标相位值设定端设定的目标相位值、鉴相器反馈相位值输入端输入的反馈相位值和实际相位值输出端输出的实际相位值的范围均为0-16。

在实际应用时，上述的时序矫正数字电路需要结合鉴相器、DAC芯片、外部数字电路、延时步长调节电路、模拟时钟产生电路和显示器一起使用，其中，外部数字电路作为DAC芯片的应用对象，外部数字电路的信号输出端连接DAC芯片的信号输入端，DAC芯片从外部数字电路中采集14位数据，所述模拟时钟产生电路连接DAC芯片并为DAC芯片提供模拟域时钟，所述模拟时钟产生电路连接延时步长调节电路使延时步长调节电路产生与DAC芯片的模拟域时钟同频不同相的数字域时钟，所述模拟时钟产生电路连接鉴相器为鉴相器提供模拟域时钟，所述延时步长调节电路连接鉴相器为鉴相器提供数字域时钟，所述延时步长调节电路连接外部数字电路并为外部数字电路提供数字域时钟，所述鉴相器的输出端连接时序矫正数字电路的鉴相器反馈相位值输入端，时序矫正数字电路的延时步长输出端连接延时步长调节电路的输入端，时序矫正数字电路的实际相位值输出端连接显示器。时序矫正数字电路的延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端均为时序矫正数字电路的数据配置端口，也均连接外部数字电路，时序矫正数字电路的实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端均连接显示器。时序矫正数字电路的工作时钟信号和复位信号均由模拟时钟产生电路提供。所述模拟时钟产生电路采用现有技术中常规的晶振电路实现，所述延时步长调节电路采用常规的PWM相位输出控制电路实现。

如图4所示，所述时序矫正数字电路具有手动模式和自动模式两种矫正工作模式，并且两种矫正工作模式通过手动/自动模式的切换端口进行切换调整，所述时序矫正数字电路能够根据鉴相器反馈的（即鉴相器反馈相位值输入端输入的）需要矫正时序的信号的实时相位信息，手动/自动地进行延时步长值调整操作，最终把需要矫正时序的信号的相位值调整到在目标相位值设定端预先设定的目标相位值，以完成该信号的时序矫正。

当鉴相器反馈的相位值不为目标相位时，延时步长会发生改变，从而改变了数字域时钟的相位值，这样就相当于调整了时序，而当鉴相器反馈的相位值为目标相位值时，说明在此时两个时钟的相位条件下，DAC芯片的数据和时钟不会发生时序违反。

具体的，如图4和5所示，当时序矫正数字电路工作于手动模式时，延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致，即延时步长输出端输出的延时步长值直接等于延时步长输入端设定的延时步长值，由于延时步长输出端输出的延时步长值会改变数字域时钟信号的相位，鉴相器所反馈的相位值会随之发生改变，因此延时步长输出端输出的延时步长值所对应的实际相位值可通过观察鉴相器得知，从而可手动将延时步长输出端输出的延时步长值所对应的实际相位值调整至预先设定的目标相位值。当时序矫正数字电路工作于自动模式时，时序矫正数字电路的调整延时步长值操作分为搜索阶段、追踪阶段开展，首先进入搜索阶段，延时步长输入端设定的延时步长值作为搜索阶段的初始歩长值，时序矫正数字电路自动调节延时步长值来改变需要矫正时序的信号的相位，直到显示器显示的实际相位值为所需相位值（即目标相位），并在找到目标相位后进入中间步长阶段，在中间步长阶段寻找目标相位所对应的两个边界的延时步长值，并取这两个边界的延时步长值的中间值（即采用取平均值的计算方法计算出两个边界的延时步长值的平均值）得到一个裕度最大的延时步长值，延时步长输出端输出的延时步长值为该裕度最大的延时步长值。

在实际应用中，数字域时钟信号的一个相位值对应了很多个延时步长值（比如相位值10对应的延时步长值为300-310，其边界的延时步长值为300和310），为了防止以后因外部因素（温度，湿度等因素）干扰导致的时钟偏移，所以要求时序矫正数字电路最终输出的延时步长值正好要将数字域时钟调到某个相位值所对应的延时步长值的正中间（即裕度最大的延时步长值，如相位值为10的裕度最大的延时步长值为305）。为时序矫正数字电路设置上述的中间步长阶段，即使数字域时钟信号因外部因素干扰而发生了一些偏移，DAC芯片的数字域时钟信号和模拟域时钟信号仍然能够保持所需的相位差。而若让时序矫正数字电路的最终输出的延时步长值为目标相位值所对应的某个边界值，那么虽然一开始DAC芯片不会产生时序违反，但是当数字域时钟信号一旦发生偏移，就很有可能导致数字域时钟信号和模拟域时钟信号的相位差发生改变，从而就会产生时序违反的风险。

在搜索阶段完成后，立即进入追踪阶段，由于外部因素会导致在搜索阶段输出的延时步长值会发生变化，所以需要对需要矫正时序的信号的实时相位进行追踪监测。在追踪阶段监测需要矫正时序的信号的相位的实时情况，如果被监测信号的相位发生变化，时序矫正数字电路自动进行调整延时步长值以找回目标相位，并在未找回目标相位时，通过显示器输出显示丢失相位。

此外，所述时序矫正数字电路工作在自动模式下，其调整延时步长值的方式包括粗调和细调两种，其中，使用粗调方式时时序矫正数字电路每次调整16步延时步长值，使用细调方式时时序矫正数字电路每次调整1步延时步长值。

所述时序矫正数字电路工作在自动模式下的任意阶段和任意状态下时，一旦通过手动/自动模式的切换端口切换到手动模式时，时序矫正数字电路的自动模式会立即停止，此时延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致；而当时序矫正数字电路工作在手动模式下时，一旦通过手动/自动模式的切换端口切换到自动模式时，时序矫正数字电路则先进入搜索阶段，此时延时步长输入端设定的延时步长值作为搜索阶段的初始歩长值。

自动模式是时序矫正数字电路的一种更加便捷的矫正工作模式，当开启自动模式后，首先采用粗调的方式，此时延时步长输入端设定的延时步长值作为自动模式的初始值用于计算，该初始值是人为设定的，一般取最大延时步长值的一半，即216。所述时序矫正数字电路在采用粗调的方式进行调整延时步长值时，先递增调整延时步长值，每次16步，并且在当时序矫正数字电路检测到延时步长值调整到416-432之间时，下一步调整的延时步长值不递增16，而是让延时步长值直接调整到432。若达到延时步长值的最大值（即432）还未找到目标相位，则时序矫正数字电路返回至初始步长值（即延时步长输入端设定的延时步长值），再递减调整延时步长值，每次也是16步。在当鉴相器反馈的需要矫正时序的信号的实时相位正好落入到目标相位时，并且在延时步长输出端输出的延时步长值为目标相位所对应的裕度最大的延时步长值后，时序矫正数字电路进入追踪阶段对需要矫正时序的信号的实时相位值进行监测。

需要说明的是上述实施例，并非用来限定本实用新型的保护范围，在上述技术方案的基础上所作出的等同变换或替代均落入本实用新型权利要求所保护的范围。在权利要求中，单词“包含”不排除存在未列在权利要求中的元件或步骤。单词第一、第二以及第三等的使用不表示任何顺序，可将这些单词解释为名称。

本实用新型方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。

Claims (7)

1.一种数模转换器的时序矫正数字电路，其特征在于：所述电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位值输出端、延时步长输出端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述电路包括译码器、相位值比较器、相位符号比较器、内部状态机、粗调模块、细调模块、找中间步长模块、追踪相位模块和多个寄存器；所述鉴相器反馈相位值输入端连接译码器的输入端，译码器通过寄存器连接相位符号比较器的输入端，相位滞后设定端、相位超前设定端均连接相位符号比较器的输入端，相位符号比较器的输出端为实际相位滞后输出端、实际相位超前输出端，目标相位值设定端连接相位值比较器的输入端，相位值比较器的输出端为实际相位值输出端，相位值比较器的输出端连接相位符号比较器的输入端，相位值比较器的相位值一致输出端和相位符号比较器的符号一致输出端通过二输入与门连接找中间步长模块的使能端，延时步长输入端通过寄存器分别连接第一二选一数据选择器和第二二选一数据选择器的输入端，第二二选一数据选择器的输出端为延时步长输出端，手动/自动模式的切换端口连接第二二选一数据选择器的输出选择端，相位值比较器的实际相位变化输出端连接追踪相位模块的输入端，找中间步长模块的中间步长输出端和锁定相位使能输出端均连接追踪相位模块的输入端，相位值比较器的粗调使能输出端连接粗调模块的使能端，相位值比较器的细调使能输出端连接细调模块的使能端，第一二选一数据选择器的输出端通过寄存器连接找中间步长模块的输入端，第一二选一数据选择器的输出端分别连接粗调模块和细调模块的输入端，相位值比较器的相位值一致输出端连接设置在第一二选一数据选择器和找中间步长模块之间的寄存器使能端，内部状态机的初次搜索设定端连接第一二选一数据选择器的输出选择端，粗调模块和细调模块的输出端连接第三二选一数据选择器的输入端，相位值比较器的粗调使能输出端连接输出选择端，第三二选一数据选择器的输出端连接第一二选一数据选择器的输入端和三选一数据选择器的输入端，找中间步长模块的中间步长输出端和追踪相位模块的追踪阶段步长输出端均连接三选一数据选择器的输入端，内部状态机的输出选择条件设定端连接三选一数据选择器的输出选择端，三选一数据选择器的输出端连接第二二选一数据选择器的输入端，追踪相位模块的丢失相位使能输出端连接一寄存器的使能端，该寄存器的输出端为丢失相位输出端，丢失相位输出端取反之后与找中间步长模块的锁定相位使能输出端通过二输入与门连接另一寄存器的使能端，该寄存器的输出端为锁定相位输出端。

2.如权利要求1所述的一种数模转换器的时序矫正数字电路，其特征在于，所述时序矫正数字电路上还设有工作时钟设定端和复位端，通过工作时钟设定端接收工作时钟信号，通过复位端接收复位信号，所述工作时钟设定端和复位端分别连接译码器、相位值比较器、相位符号比较器、粗调模块、细调模块、找中间步长模块、追踪相位模块和所有寄存器的工作时钟端和复位端。

3.如权利要求2所述的一种数模转换器的时序矫正数字电路，其特征在于，所述延时步长输入端和延时步长输出端的延时步长值范围为0-432步，所述目标相位值设定端设定的目标相位值、鉴相器反馈相位值输入端输入的反馈相位值和实际相位值输出端输出的实际相位值的范围均为0-16。

4.如权利要求1-3任一项所述的一种数模转换器的时序矫正数字电路，其特征在于，所述时序矫正数字电路具有手动模式和自动模式两种矫正工作模式，并且两种矫正工作模式通过手动/自动模式的切换端口进行切换调整，所述时序矫正数字电路能够根据鉴相器反馈相位值输入端输入的需要矫正时序的信号的实时相位信息，手动/自动地进行延时步长值调整操作，最终把需要矫正时序的信号的相位值调整到在目标相位值设定端预先设定的目标相位值，完成该信号的时序矫正。

5.如权利要求4所述的一种数模转换器的时序矫正数字电路，其特征在于，当时序矫正数字电路工作于手动模式时，延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致。

6.如权利要求5所述的一种数模转换器的时序矫正数字电路，其特征在于，所述时序矫正数字电路工作在自动模式下，其调整延时步长值的方式包括粗调和细调两种，其中，使用粗调方式时时序矫正数字电路每次调整16步延时步长值，使用细调方式时时序矫正数字电路每次调整1步延时步长值。

7.如权利要求6所述的一种数模转换器的时序矫正数字电路，其特征在于，所述时序矫正数字电路工作在自动模式下的任意阶段和任意状态下时，一旦通过手动/自动模式的切换端口切换到手动模式时，时序矫正数字电路的自动模式会立即停止，此时延时步长输出端输出的延时步长值与延时步长输入端设定的延时步长值保持一致；而当时序矫正数字电路工作在手动模式下时，一旦通过手动/自动模式的切换端口切换到自动模式时，时序矫正数字电路则先进入搜索阶段，此时延时步长输入端设定的延时步长值作为搜索阶段的初始歩长值。