CN204392263U - 一种fpga的同步时钟装置 - Google Patents

Abstract

本实用新型提供一种FPGA的同步时钟装置包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且时源单元包括参考源选择模块连接，参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；内部时钟单元，可以为时源单元的参考源选择模块提供参考时间信号，并且还可以为信号输出单元和多时源滑步切换单元提供脉冲信号；多时源滑步切换单元在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。这样可以自动选择最佳的时间源，并且在时源信号传递过程中和/或不同时间源切换过程中，能够通过校正模块时时更新输出单元需要的时源信号。

Description

一种FPGA的同步时钟装置

技术领域

本实用新型涉及一种FPGA的同步时钟装置，尤其涉及是单片FPGA的同步时钟装置。

背景技术

随着电力自动化技术的发展，对同步时钟装置的要求已经不仅仅停留在对时精度上的要求上，同时要求其具有更好的稳定性。进一步提高要求，同步时钟装置应具备可管理性。稳定性主要体现在多时源切换和守时精度上，通常来讲，多时源切换时要求逐渐逼近其调整值，滑动步进0.2μs/s；要求连续守时12小时，守时精度优于1μs/h。

现有技术中公开了相关的同步时钟装置技术，例如CN102540902A公开了一种单平台多传感器信息融合处理器及实验系统，其公开一种单平台多传感器信息融合处理器及实验系统，单平台多传感器信息融合处理器包括通信模块，控制模块，信息融合处理模块和电源模块。实验系统包括单平台多传感器信息融合处理器设备和一台计算机，两者之间通过USB数据线相连，完成数据的交互。本实用新型可以模拟多模复合制导弹药的末制导过程，包括由计算机的数字导引头伺服系统和多传感器信息融合处理器组成的末制导的导引头小回路和由计算机的弹载综控计算机和多传感器信息融合处理器组成的导弹和目标相对运动控制大回路，可以对信息融合处理的算法进行实时的仿真，并可以通过计算机对处理结果进行在线显示。CN102593955B公开了一种综合性智能化时间频率测试系统与测试方法，其系统包括GPS/北斗天线接收器、设有数据库且运行测试分析管理程序的管理机以及分别通过通讯链路连接管理机实现程控的时间频率标准源和时标脉冲、标准频率、IRIG－B码、NTP/SNTP报文、PTP报文测试设备。设有智能时间频率信号切换器，管理机的程控通过测试分析管理程序实现，由智能时间频率信号切换器分别进行程控切换，用于综合性智能化时间频率测试。可以在无须人工干预的情况下，简便而有效地对被测试的时间同步设备进行有效的智能化综合性测试，切实提高时间同步设备复杂业务功能和性能测试的智能化、标准化、系统化水平，测试性能更加准确，测试效率更高，测试时间大大缩短。CN203416271U公开了一种多时源寻优时间同步装置，其包括至少两个结构相同的单元，每个单元中全球定位系统地面接收机与计数器连接，计数器还连接该单元中的比较器；高稳晶振与每个单元内的计数器之间直接连接或者通过锁相倍频器连接；每个单元中比较器分别接入多路选择器的一个输入端；每个单元中的计数器、比较器和寄存器分别与单片机相连接；单片机的输出端还与多路选择器相连接。具有综合成本较低，算法适应性强，支持多路时钟源互备寻优，支持多种时差补偿策略，能实现高精度的守时，并且时间信号输出稳定可靠等特点。

但是上述技术在的时钟在稳定性方面不达标，其核心部件也无法使用可编程的单片机。

实用新型内容

实用新型人在实现本实用新型的过程中发现，上述公开的专利文件均未涉及多时源滑步切换装置及其运行方式的描述，不能更好的实现多时源切换以实现稳定性，此外上述公开的专利文件均不具备日志查询装置以实现可管理性。

为了解决上述技术问题，本实用新型提供一种FPGA的同步时钟装置，其特征在于，包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且所述时源单元包括三个并联的第一时间源、第二时间源和第三时间源，所述三个并联的时间源与参考源选择模块连接，所述参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；所述内部时钟单元，可以为所述时源单元的参考源选择模块提供参考时间信号，并且还可以为所述信号输出单元和所述多时源滑步切换单元提供脉冲信号；所述多时源滑步切换单元包括校正模块，并且能够将信号输出至所述信号输出单元，所述校正模块根据来自参考源选择模块提供的时间源和所述内部时钟单元提供的脉冲信号进行比较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。这样可以自动选择最佳的时间源，并且在时源信号传递过程中和/或不同时间源切换时，能够通过校正模块时时更新输出单元需要的时源信号。

优选地，所述多时源滑步切换单元还包括时差比较模块，所述时差比较模块包括秒脉冲比较器和时间比较器；并且输入至多时源滑步切换单元首先经过所述时差比较模块之后，再输入至所述校正模块。这样可以准确计算出时间信号与内部基准时间的差值。

优选地，所述多时源滑步切换单元还包括过滤模块，所述过滤模块包括融合滤波器和分频计算器；并且所述校正模块的信号经过所述过滤模块之后，才输出至所述信号输出单元。这样能够通过校正模块及时地调整切换过程中信号超前和/或滞后问题。

优选地，所述时源单元还包括三个分别与所述第一时间源、第二时间源和第三时间源串联的信息解码模块。这样可以让时间源以一种更加稳定的信号形式进行传递。

优选地，所述第一时间源为卫星信号，所述第二时间源为热备份同步时钟的IRIG-B信号，所述第三时间源为本地的IRIG-B码信号。这些时间源，可以让FPGA的同步时钟装置可以选择多种稳定的时间信号。

优选地，所述三个解码模块分别并联之后，再与所述参考源选择模块连接，并且所述参考源选择模块中包括状态位判断子模块、优先级判断子模块和多时源判断子模块。这些自模块可以让参考源选择模块的结果更加智能化。

优选地，所述内部时钟单元内设置有倍频模块和过滤模块。这样可以得到高精度的参考时间和参考脉冲，并且信号更加稳定。

优选地，所述FPGA的同步时钟装置，还包括日志单元，并且所述信号输出单元内设置有报文输出模块，所述报文输出模块将所述信号输出单元的信息输出至日志单元。

优选地，所述时源单元的信号和所述内部时钟单元的信号也都会输入至所述日志单元。

采用日志单元，这样可以客观地记录同步时钟装置在过去一段时间内的运行状况，帮助管理人更好的管理同步时钟装置。

采用上述优选的实施方式，在时间源切换过程中拒绝突变，保证平缓过渡，提高了同步时钟装置的稳定性。

附图说明

图1为实施例一涉及一种FPGA的同步时钟装置的结构框图。

图2为图1中内部时钟单元的结构框图。

图3为图1中多时源滑步切换单元的结构框图。

图4为图1中信号输出单元的结构框图。

图5为实施例一涉及一种FPGA的同步时钟装置控制方法的流程图。

图6为实施例二涉及一种FPGA的同步时钟装置中时源单元的结构框图。

图7为实施例三涉及一种FPGA的同步时钟装置的结构框图。

图8为图7中日志单元的结构框图。

图9为图7种报文信号输出模块的结构框图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做详细的说明，需要说明的是，这些具体的说明只是让本领域普通技术人员更加容易、清晰理解本实用新型，而非对本实用新型的限定性解释。

实施例一

如图1所示，本实施例优选地提供一种FPGA(现场可编程门阵列的简称)的同步时钟装置，包括：时源单元1，内部时钟单元2，信号输出单元3和多时源滑步切换单元4；并且时源单元包括三个并联的第一时间源11、第二时间源12和第三时间源13，三个并联的时间源与参考源选择模块14连接，参考源选择模块14连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元4；其中，内部时钟单元2，可以为时源单元1的参考源选择模块14提供参考时间信号，并且还可以为信号输出单元3和多时源滑步切换单元4提供脉冲信号；多时源滑步切换单元4包括校正模块，并且能够将信号输出至信号输出单元，校正模块根据来自参考源选择模块提供的时间源和内部时钟单元提供的脉冲信号进行比较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。这样可以自动选择最佳的时间源，并且在时源信号传递过程中和/或不同时间源切换时，能够通过校正模块时时更新输出单元需要的时源信号。

如下表1所示，参考源选择模块14选择最佳时间源的依据是，在“多时源判断”模块中，是以独立时源的多源判断逻辑为依据，在本实施例中，钟差阀值为优选地为20μs，其中钟差阈值指的是外部时源与下述内部RTC(内部时钟信号的简称)。

表1.参考源选择模块14选择最佳时间源的依据表

如图2所示，内部时钟单元2内设置有倍频模块21和过滤模块(未示出)；这样可以得到高精度的参考时间和参考脉冲，并且信号更加稳定。具体地，内部时钟单元利用OCXO(Oven Controlled Crystal Oscillator，恒温晶体振荡器，是利用恒温槽使晶体振荡器或石英晶体振子的温度保持恒定，将由周围温度变化引起的振荡器输出频率变化量削减到最小的晶体振荡器)产生的时钟信号，经过倍频模块21，输出高速时钟信号，高速时钟信号为发送装置的高速运行和纳秒级的时间分辨率提供了保证；经过倍频模块21产生的时间阀值经过脉冲相位比较器22、RTC时钟23和钟差阈值24为时源单元1提供参考时间和钟差阈值时间；同时经过倍频模块21产生的时间阀值还会经过分频系数模块25，计算出分频后信号，并存储至存储单元，经过分频系数模块25得到的秒脉冲信号26，频器和计数器存储的系数也分别可以为信号输出单元3和多时源滑步切换单元4提供参照。

优选地，本实施例以OCXO输出10Mhz时钟，经过“倍频”模块，应用EP4CE15(一种应用FPGA技术的芯片，该芯片采用经过优化的60-nm低功耗工艺，在功耗方面有很大的优势。)中集成的锁相环功能，对OCXO进行十倍频，生成100Mhz的时钟。

如图3所示，上述多时源滑步切换单元4还包括时差比较模块41，时差比较模块41包括秒脉冲比较器42和时间比较器43；并且输入至多时源滑步切换单元4首先经过时差比较模块41之后，再输入至校正模块，这样就可以准确计算出时间信号与内部基准时间的差值。优选地，校正模块设置有分频系数调整子模块44、相位超前加法器45和相位滞后减法器46，这样可以根据时差比较模块41计算的结果，自动调整需要校正的脉冲系数。优选地，多时源滑步切换单元还包括过滤模块，过滤模块包括融合滤波器47和分频计算器48、脉冲输出单元49；并且校正模块的信号经过过滤模块之后，才输出至信号输出单元。这样能够通过校正模块及时地调整切换过程中信号超前和/或滞后问题。

如图5所示，优选地，脉冲信号输出模块31模块产生秒脉冲、分脉冲、时脉冲。“脉冲信号输出”模块先通过“分频系数读取”模块读取系统计算出的秒脉冲分频系数；经过“接收延迟调制器”模块计算出需要补偿的延迟时间；通过“分频系数调整”模块计算出分频系数，再经过“脉冲计数器”模块，至此秒脉冲就产生了。分脉冲是用秒脉冲触发“分脉冲计数器”模块，计数每达到一定次数产生一次分脉冲。时脉冲的产生和分脉冲类似，由分脉冲触发“时脉冲计数器”模块，计数达到一定次数产生一次时脉冲。IRIG-B码信号输出模块32输出IRIG-B(IRIG时间标准有两大类：一类是并行时间码格式，这类码由于是并行格式，传输距离较近，且是二进制，因此远不如串行格式广泛；另一类是串行时间码，共有六种格式，即A、B、D、E、G、H；它们的主要差别是时间码的帧速率不同，IRIG-B即为其中的B型码)信号。首先通过“年月日时分秒”模块读取系统内的年月日时分秒信息，然后进入“规约组织器”按照约定的格式编辑报文内容，之后通过由“IRIG-B码时钟发生器”模块产生的“规约发生器”编辑成IRIG-B码规约格式，最后向接收装置发送IRIG-B码信号。

如图5所示，本实施例中，优选地，还提供一种FPGA同步时钟装置的控制方法，该方法包括：

S1.从内部时钟单元获取基准信号：将内部时钟单元的信号输入至时源单元和多时源滑步切换单元；

S2.选择时源：在多个时源信号中选择最佳的一个时源信号；

S3.校正时源信号：在所述多时源滑步切换单元中调整步骤B中选择的时源信号与内部时钟单元信号的差值，自动调整所述时源信号的脉冲值；

S4.输出IRIG-B码：在所述信号输出单元校正所述时源信号的脉冲，然后依次经过IRIG-B码发生器和IRIG-B码发送器，将IRIG-B码发送至接收装置。

采用本实施例中的优选技术方案，在时间源切换过程中拒绝突变，保证平缓过渡，提高了同步时钟装置的稳定性。

实施例二

实施例二采用的技术方案与实施例一相同或者大体相同，对于相同或者大体相同的部分，在此不在重复说明。不同之处在于时间源的设置，具体如下：

如图6所示，优选地，时源单元1还包括三个分别与所述第一时间源11、第二时间源12和第三时间源13串联的信息解码模块15、16、17。这样可以让时间源以一种更加稳定的信号形式进行传递。当第一时间源11为卫星信号，并且为北斗以北斗一代、GPS作为时间源，第二时间源12为热备份同步时钟的IRIG-B信号，第三时间源13为本地的IRIG-B码信号时，卫星信号的解码装置可以分别获得该时间源信号的状态信息、秒一下时间、秒及秒以上信息等；而热备份时钟输出信号和本地的IRIG-B码信息可以获得类似的时间、状态信息。并且三个解码模块15、16、17分别并联之后，再与所述参考源选择模块14连接，并且参考源选择模块中包括状态位判断子模块、优先级判断子模块和多时源判断子模块，比如结合实施例一中的表1和本实施例中的图6，当卫星有效的判据为，收星数大于三颗、位置信息稳定、卫星天线正常；热备份同步时钟的IRIG-B信号(简称IB1)有效的判据为时间质量小于等于4；本地的IRIG-B码信息(简称IB2)有效的判据为时间质量小于等于4。在优先级判断”块中，在同等条件下，时源的优先级由高到低依次为：卫星信号、热备份同步时钟的IRIG-B信号、本地的IRIG-B码信息。。这些子自模块可以让参考源选择模块的结果更加智能化。

实施例三

施例三采用的技术方案与实施例一、实施例二相同或者大体相同，对于相同或者大体相同的部分(比如实施例一中的时源单元、内部时钟单元和多时源滑步切换单元，实施例二中的时源单元)，在此不在重复说明。不同之处在于增加了日志单元和报文输出模块，具体如下：

如图7～图9所示，本实施例中的FPGA的同步时钟装置，还包括日志单元，并且信号输出单元3内设置有报文输出模块33，报文输出模块33将信号输出单元3的信息输出至日志单元5。优选地，时源单元1的信号和内部时钟单元2的信号也都会输入至所述日志单元。

采用日志单元，这样可以客观地记录同步时钟装置在过去一段时间内的运行状况，帮助管理人更好的管理同步时钟装置。

如图7、图8所示，报文信号输出模块33输出报文信号。报文信号输出模块33，首先通过“年月日时分秒”模块读取系统内的年月日时分秒信息，然后进入报文组织器，按照约定的格式编辑报文内容，之后通过由，波特率发生器模块产生的UART(异步首发传送器的简称)规约发生器编辑成UART规约格式，最后由报文信号输出模块33发送报文信号。IRIG-B码信号输出模块输出IRIG-B信号。“IRIG-B信号输出”模块，首先通过“年月日时分秒”模块读取系统内的年月日时分秒信息，然后进入规约组织器按照约定的格式编辑报文内容，之后通过由IRIG-B码时钟发生器模块产生的规约发生器编辑成IRIG-B码规约格式，最后由报文信号输出模块33将IRIG-B码信号页输入之日志单元5。

如图9所示，本实施例优选的技术方案具有日志查询功能。信号首先进入事件侦测模块，一旦满足时间的触发条件，事件侦测模块就会记录下事件结果；接着进入事件排序模块，将发送的时间打上时间戳，并对事件归类编号。最后进入事件存储模块，保存事件发生时间和事件代码，优选地，本实施例共有十五种事件，依次为：当前选择的时间源、GPS信号恢复或异常、北斗信号恢复或异常、热备份同步时钟的IRIG-B信号信号恢复或异常、本地的IRIG-B码信号恢复或异常、GPS天线恢复或异常、北斗天线恢复或异常、北斗时间跳变恢复或异常、晶振驯服恢复或异常、初始化恢复或异常、电源模块恢复或异常、用户登录成功或失败、GPS时间跳变恢复或异常、IB1时间跳变恢复或异常、北斗时间跳变恢复或异常。这样时间同步装置还可以具有日志查询模块，以增强对该装置的管理。

最后需要说明的是，上述说明仅是本实用新型的最佳实施例而已，并非对本实用新型做任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本实用新型技术方案范围内，都可利用上述揭示的做法和技术内容对本实用新型技术方案做出许多可能的变动和简单的替换等，这些都属于本实用新型技术方案保护的范围。

Claims (10)

1.一种FPGA的同步时钟装置，其特征在于，包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且

所述时源单元包括三个并联的第一时间源、第二时间源和第三时间源，所述三个并联的时间源与参考源选择模块连接，所述参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；

所述内部时钟单元，可以为所述时源单元的参考源选择模块提供参考时间信号，并且还可以为所述信号输出单元和所述多时源滑步切换单元提供脉冲信号；

所述多时源滑步切换单元包括校正模块，并且能够将信号输出至所述信号输出单元，所述校正模块根据来自参考源选择模块提供的时间源和所述内部时钟单元提供的脉冲信号进行比较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。

2.如权利要求1所述FPGA的同步时钟装置，其特征在于，所述多时源滑步切换单元还包括时差比较模块，所述时差比较模块包括秒脉冲比较器和时间比较器；并且输入至多时源滑步切换单元首先经过所述时差比较模块之后，再输入至所述校正模块。

3.如权利要求1所述FPGA的同步时钟装置，其特征在于，所述多时源滑步切换单元还包括过滤模块，所述过滤模块包括融合滤波器和分频计算器；并且所述校正模块的信号经过所述过滤模块之后，才输出至所述信号输出单元。

4.如权利要求1所述的FPGA的同步时钟装置，其特征在于，时源单元还包括三个分别与所述第一时间源、第二时间源和第三时间源串联的信息解码模块。

5.如权利要求4所述FPGA的同步时钟装置，其特征在于，所述第一时间源为卫星信号，所述第二时间源为热备份同步时钟的IRIG-B信号，所述第三时间源为本地的IRIG-B码信号。

6.如权利要求4所述FPGA的同步时钟装置，其特征在于，所述三个解码模块分别并联之后，再与所述参考源选择模块连接，并且所述参考源选择模块中包括状态位判断子模块、优先级判断子模块和多时源判断子模块。

7.如权利要求1所述FPGA的同步时钟装置，其特征在于，所述内部时钟单元内设置有倍频模块和过滤模块。

8.如权利要求1所述FPGA的同步时钟装置，其特征在于，还包括日志单元，并且所述信号输出单元内设置有报文输出模块，所述报文输出模块将所述信号输出单元的信息输出至日志单元。

9.如权利要求8所述FPGA的同步时钟装置，其特征在于，所述时源单元的信号和所述内部时钟单元的信号也都会输入至所述日志单元。

10.如权利要求8所述FPGA的同步时钟装置，其特征在于，所述日志单元包括依次连接的事件侦测模块、时间排序模块和时间存储模块。