CN206098387U - 半导体测试结构 - Google Patents
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Abstract
本实用新型公开了一种半导体测试结构，包括：多晶硅层，多晶硅层位于一基底之上；底层金属层，底层金属层位于多晶硅层的上方，且底层金属层包括沿第一方向排列的N个金属块以及第N+1个金属块，所述N个金属块横跨于所述多晶硅层上，N个金属块与一第一测试端电连接；导电插塞，导电插塞位于多晶硅层和第N+1个金属块之间，用以电连接多晶硅层和第N+1个金属块；以及第N+1个金属块与一第二测试端电连接；其中，N为正整数。本实用新型提供的半导体测试结构能够监测底层金属层与多晶硅层在垂直方向上的电性连接情况，从而进行半导体结构的可靠性分析，便于及时发现问题和处理问题，避免不良产品流入后续工艺。
Description
技术领域
本实用新型涉及半导体集成电路技术领域，特别涉及一种半导体测试结构。
背景技术
随着半导体工艺技术的发展，半导体工艺开发已向40nm及以下发展，半导体器件的尺寸正在逐步成比例缩小，其关键尺寸(CD，Critical Dimension)也变得越来越小。对于关键尺寸越来越小的半导体器件，其层间电介质层的厚度会越来越薄，相应的，半导体器件中的底层金属层与多晶硅层的间距也就更小。因此容易出现底层金属层与多晶硅层形成“桥接”，从而增加器件失效的风险。
目前，半导体测试结构和方法大部分都是针对同层间或者金属互连层结构的，没有合适的测试结构能够在垂直方向上监测金属互连层结构(底层金属层)与下层结构(多晶硅层)之间的电性连接。因此，需要设计一种应用于监测底层金属层与多晶硅层之间的电性连接的测试结构。
实用新型内容
本实用新型提供一种半导体测试结构，用于监测底层金属层与多晶硅层在垂直方向上的电性连接情况，从而进行半导体结构的可靠性分析，便于及时发现问题和处理问题，避免不良产品流入后续工艺。
为解决上述技术问题，本实用新型提供的半导体测试结构，包括：
多晶硅层，所述多晶硅层位于一基底之上；
底层金属层，所述底层金属层位于所述多晶硅层的上方，且所述底层金属层包括沿第一方向排列的N个金属块以及第N+1个金属块，所述N个金属块横跨于所述多晶硅层上，所述N个金属块与一第一测试端电连接；
导电插塞，所述导电插塞位于所述多晶硅层和第N+1个金属块之间，用以电连接所述多晶硅层和第N+1个金属块；以及
所述第N+1个金属块与一第二测试端电连接；
其中，N为正整数。
进一步的，所述半导体测试结构还包括设置于所述基底中的有源区以及用于隔离所述有源区的N+1个浅沟槽隔离结构，且N+1个所述浅沟槽隔离结构沿所述第一方向排列，N+1个所述浅沟槽隔离结构与N个所述金属块交错排列。
优选的，在所述半导体测试结构中，N个所述金属块的宽度均相等；
进一步的，在所述半导体测试结构中，相邻两个所述浅沟槽隔离结构的顶部间的间距为顶部宽度，N个所述金属块的宽度大于所述顶部宽度。
可选的，在所述半导体测试结构中，所述金属块的宽度比所述顶部宽度宽0.1um-3um。
优选的，在所述半导体测试结构中，至少部分所述金属块的宽度不相等。
进一步的，在所述半导体测试结构中，N个所述金属块的宽度均不相等。
可选的，在所述半导体测试结构中，相邻两个所述浅沟槽隔离结构的顶部间的间距为顶部宽度，N个所述金属块的宽度均大于所述顶部宽度。
可选的，在所述半导体测试结构中，相邻两个所述浅沟槽隔离结构的顶部间的间距为顶部宽度，N个所述金属块中最大的宽度比所述顶部宽度宽0.1um-3um，N个所述金属块中最小的宽度比所述顶部宽度窄0.01um-0.5um。
可选的，在所述半导体测试结构中，N个所述金属块的宽度依次递减或者依次递增。
可选的，在所述半导体测试结构中，N个所述金属块的宽度依次等差递减或者依次等差递增。
进一步的，在所述半导体测试结构中，所述多晶硅层为沿第二方向排列的多指状结构，所述第二方向和第一方向相互垂直。
可选的，在所述半导体测试结构中，所述第一测试端和第二测试端位于所述底层金属层中。
可选的，在所述半导体测试结构中，所述N个金属块通过第一金属线与第一测试端电连接，第N+1个金属块通过第二金属线与第二测试端电连接。
与现有技术相比，本实用新型具有以下有益效果：
本实用新型提供的半导体测试结构通过所述底层金属层中的N个金属块与一第一测试端电连接，通过导电插塞将所述多晶硅层和所述第N+1个金属块实现电连接，然后，将所述第N+1个金属块与一第二测试端电连接。于是，对所述半导体测试结构的第一测试端和第二测试端施加一定电压时，通过检测所述第一测试端和第二测试端的之间的电流情况，便可直观的反馈出所述底层金属层与所述多晶硅层的“桥接”情况。如果能检测到一定的电流值，则说明所述底层金属层的N个金属块中至少有一个金属块与所述多晶硅层间发生了被击穿现象(或存在漏电现象)，形成了电连接，导致所述半导体测试结构中形成了电流回路，电流回路从第一测试端经过所述底层金属层的N个金属块流入所述多晶硅层，再通过导电插塞，流入第N+1个金属块，到达第二测试端。如果检测不到电流，则说明所述多晶硅层和所述底层金属层的层间结构良好，不存在被击穿或漏电的现象。因此，通过所述半导体测试结构可以很简单很直观的监测在垂直方向上的所述底部金属层和所述多晶硅层的“桥接”情况，有利于及时发现问题，避免不良产品流入后续工艺，形成不良器件。
进一步的，所述半导体测试结构中还包括N+1个设置于有源区的浅沟槽隔离结构，N+1个所述浅沟槽隔离结构与所述N个金属块沿第一方向交错排列，当N个所述金属块的宽度均相等，相邻两个所述浅沟槽隔离结构的顶部间的宽度为顶部宽度，N个所述金属块的宽度大于所述顶部宽度时，则N个所述金属块的两边缘都会“跨”在所述浅沟槽隔离结构的上方。因在所述浅沟槽隔离结构上方的多晶硅层与底层金属层之间的垂直距离相对最小，因此，通过上述半导体测试结构能够检测出所述底层金属层的N个金属块和所述多晶硅层的电性连接情况，来判断出相应步骤工艺条件和参数是否能够得到良好的层间结构，以便及时作出相应的调整去避免不良品流入后续工艺。
更进一步的，所述半导体测试结构中至少部分所述金属块的宽度不相等，当N个所述金属块中最大的宽度比所述顶部宽度宽0.1um-3um，N个所述金属块中最小的宽度比所述顶部宽度窄0.01um-0.5um时，则至少部分所述金属块的两边缘“跨”在所述浅沟槽隔离结构的上方，还有另一部分所述金属块的两边缘“跨”在所述有源区的上方。因此，N个所述金属块的两边缘与所述多晶硅层的垂直距离不相等，通过上述半导体测试结构可以一次性全面的测试所述多晶硅层与底层金属层不同垂直距离时的电性连接。在上述半导体测试结构中，如果检测不到电流，则说明所述多晶硅层和不同宽度的所述金属块的层间结构均良好，不存在被击穿或漏电的现象；如果检测到所述第一测试端和第二测试端间具有一定电流值，即说明所述底层金属层与所述多晶硅层发生了被击穿或者漏电的现象，然后再结合失效分析(Failure Analysis，FA)就可以找到被击穿的位置，较佳的，N个所述金属块的宽度依次等差递增或者依次等差递减，有利于更好更快的找到被击穿的位置，从而可以得出所述底层金属层和所述多晶硅层的垂直距离的最小极限值，对实际的工艺提供有价值的参考参数。
附图说明
图1为发明人所熟知的半导体结构的剖面结构示意图；
图2为本实用新型实施例1中所述半导体测试结构的俯视图；
图3为本实用新型实施例2中所述半导体测试结构的俯视图；
图4为本实用新型实施例2中所述半导体测试结构的剖面结构图。
具体实施方式
请参阅图1，为发明人所熟知的一半导体结构剖面结构示意图，该结构包括：一基底；一位于所述基底中的有源区100(Action Area，AA)、以及用于隔离所述有源区100的多个浅沟槽隔离(Shallow Trench Isolation，STI)结构101；位于所述基底上方的多晶硅层12；位于多晶硅层12之上的金属互连层结构，所述金属互连层结构用于将器件结构(如源极或漏极)引出，所述金属互连层结构包括底层金属层(Metal 1，M1)以及若干个通孔(图中示意省略)，其中M1包括若干个金属块131；该结构还包括层间电介质层11(如氧化硅层等)。
发明人经过研究发现，在该结构中因所述浅沟槽隔离结构101上方的多晶硅层会比有源区100上方的多晶硅层高出一部分(即所述多晶硅层会呈现小幅度“波浪式”分布，形成一高低过渡区120，如图1中虚线所示区域)，目前，这种高低过渡区120的长度约为几百纳米，如0.1um-0.5um。另外，所述底层金属层M1的金属块在刻蚀时，还会出现边缘效应(即金属块的两边缘会刻蚀的比较深)，因此，在所述层间电介质层11越来越薄的情况下，更容易导致M1中金属块的边缘与沉积在STI结构101上方的多晶硅层12形成“桥接”，从而影响器件的可靠性。
发明人根据上述研究，提供一种半导体测试结构，包括：
多晶硅层，所述多晶硅层位于一基底之上；
底层金属层，所述底层金属层位于所述多晶硅层的上方，且所述底层金属层包括沿第一方向排列的N个金属块以及第N+1个金属块，所述N个金属块横跨于所述多晶硅层上，所述N个金属块与一第一测试端电连接；
导电插塞，所述导电插塞位于所述多晶硅层和第N+1个金属块之间，用以电连接所述多晶硅层和第N+1个金属块；以及
所述第N+1个金属块与一第二测试端电连接；
其中，N为正整数。
本实用新型提供的半导体测试结构通过所述底层金属层中的N个金属块与一第一测试端电连接，通过导电插塞将所述多晶硅层和所述第N+1个金属块实现电连接，然后，将所述第N+1个金属块与一第二测试端电连接。于是，对所述半导体测试结构的第一测试端和第二测试端施加一定电压时，通过检测所述第一测试端和第二测试端的之间的电流情况，便可直观的反馈出所述底层金属层与所述多晶硅层的“桥接”情况。如果能检测到一定的电流值，则说明所述底层金属层的N个金属块中至少有一个金属块与所述多晶硅层间发生了被击穿现象(或存在漏电现象)，形成了电连接，导致所述半导体测试结构中形成了电流回路，电流回路从第一测试端经过所述底层金属层的N个金属块流入所述多晶硅层，再通过导电插塞，流入第N+1个金属块，到达第二测试端。如果检测不到电流，则说明所述多晶硅层和所述底层金属层的层间结构良好，不存在被击穿或漏电的现象。因此，通过所述半导体测试结构可以很简单很直观的监测在垂直方向上的所述底部金属层和所述多晶硅层的“桥接”情况，有利于及时发现问题，避免不良产品流入后续工艺，形成不良器件。
下面将结合示意图对本实用新型的半导体测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。
在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
以下列举所述半导体测试结构的实施例，以清楚说明本实用新型的内容，应当明确的是，本实用新型的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本实用新型的思想范围之内。
实施例1：
请参阅图2，为实施例1中提供的一种半导体测试结构的俯视图，所述半导体测试结构包括一基底，所述基底可以为Si衬底、Ge衬底、SiGe衬底、SiC衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等；在所述基底中形成一有源区(图2中示意图省略)，以及用于隔离所述有源区的多个浅沟槽隔离结构101，所述有源区及浅沟槽隔离结构101都是本领域普通技术人员可以通过光刻、刻蚀以及离子注入等相应工艺实现的，在此不做赘述。较佳的，有N+1个所述浅沟槽隔离结构101沿第一方向排列(即沿X轴方向排列)，N+1个所述浅沟槽隔离结构101与后续的N个金属块交错排列，其中N为正整数，相邻两个浅沟槽隔离结构101的顶部间的间距为顶部宽度L1，如L1＝3um，所述浅沟槽隔离结构的宽度为L2，如L2＝3um；
位于所述基底上方的沿第二方向(即Y轴方向)分布的多指状结构的多晶硅层12；以及位于所述多晶硅层12上方的底层金属层(M1)13，其中，所述底层金属层13包括沿第一方向(即X轴方向，X轴方向与Y轴方向相互垂直)排列的N个金属块(第一个金属块131、第二个金属块132、……、第N-1个金属块13(N-1)、第N个金属块13N)以及第N+1个金属块130，其中N为正整数，即N个金属块横跨于所述多晶硅层12上，N个金属块与所述N+1个浅沟槽隔离结构101交错排列，用以将器件结构(有源区的源极或漏极)引出。所述半导体测试结构将N个所述金属块通过第一金属线151与第一测试端A电连接，所述第一测试端A位于所述底层金属层13中。优选的，在本实施例中，N个所述金属块的宽度都相等(所述金属块的宽度以L3表示)。因为STI结构101上方的多晶硅层12与所述金属块的两边缘间距相比其他区域相对最小，所以，在本实施例中，所述金属块的宽度L3大于所述顶部宽度L1，较佳的，L3比L1宽0.5um-3um，如1um、1.5um、2um和2.5um等，本实施例中优选L3＝4um。在其他实施例中，具体的第三宽度L3可以依据所述顶部宽度L1来设定，能实现监测所述底层金属层与多晶硅层的电性连接即可；
导电插塞14，所述导电插塞14位于所述多晶硅层12和第N+1个金属块130之间，用以电连接所述多晶硅层12和第N+1个金属块130；所述第N+1个金属块130通过第二金属线152与第二测试端B电连接(所述第二测试端B也位于所述底层金属层中)，以形成所述半导体测试结构。
当然，在半导体结构中还包括层间电介质层(图2中示意图省略)，所述层间电介质层通常为氧化硅层，用于上下层间的电性隔离。这是本领域普通技术人员可以理解的，也是现有技术中存在的，在此不做赘述。
这样，因本实施例中所述金属块的宽度L3为4um，大于所述顶部宽度L1(L1为3um)，则N个所述金属块的两边缘都会“跨”在所述浅沟槽隔离结构101的上方，即所述金属块与所述多晶硅层12在垂直方向上的间距相对最小。于是，通过上述半导体测试结构，能够检测出所述底层金属层的N个金属块和所述多晶硅层12垂直间距最小时的电性连接情况。具体的，对所述半导体测试结构的第一测试端A和第二测试端B施加一定电压，通过检测所述第一测试端A和第二测试端B的之间的电流情况，便可直观的反馈出所述底层金属层与所述多晶硅层的“桥接”情况。如果能检测到一定的电流值，则说明所述底层金属层的N个金属块中至少有一个金属块与所述多晶硅层间发生了被击穿现象(或存在漏电现象)，形成了电连接，导致所述半导体测试结构中形成了电流回路，电流回路从第一测试端A经过第一金属线151，流入所述底层金属层的N个金属块，然后再流入所述多晶硅层12，通过导电插塞14，流入第N+1个金属块130，最后通过第二金属线152，到达第二测试端B。如果检测不到电流，则说明所述多晶硅层和所述底层金属层的层间结构良好，不存在被击穿或漏电的现象。因此，通过所述半导体测试结构来判断出相应步骤工艺条件和参数是否能够得到良好的多晶硅层和底层金属层的层间结构，以便及时作出相应的调整去避免不良品流入后续工艺。
实施例2：
请参阅图3、图4，其中，图3示出了示出了第二实施例中半导体测试结构的俯视图，图4示出了第二实施例中半导体测试结构俯视图图3中C1到C2处的剖面结构图，其中，参考标号表示与图2和图1相同的表述与第一实施方式相同的结构。所述第二实施例的半导体测试结构与所述第一实施例的结构基本相同，其区别在于：所述第二实施例中，半导体测试结构中的N个所述金属块的宽度不相等，且N个所述金属块中最大的宽度比所述顶部宽度宽0.1um-3um(如0.1um、0.5um、1um等)，N个所述金属块中最小的宽度比所述顶部宽度窄0.01um-0.5um(如0.05um、0.1um、0.2um、0.4um等)。首先，为了便于描述，先定义所述第一个金属块131的宽度为第一宽度L31，第二个金属块132的宽度为第二宽度L32，依次类推，第N-1个金属块13(N-1))的宽度为第N-1宽度L3(N-1)，第N个金属块13N的宽度为第N宽度L3N。较佳的，在本实施列中，N个所述金属块的宽度依次等差递增。比如：假定所述多晶硅层12的高低过渡区120的长度为0.15um，那么，半导体测试结构中可以设定N＝9，L31＝2.8um，L32＝2.85um，相邻两个金属块的宽度差为0.05um，依次类推，L3(N-1)＝3.15um，L3N＝3.2um。如图3和图4所示，所述第一个金属块131的两边缘处在有源区100的上方；所述第N个金属块13N的两边缘处在浅沟槽隔离(STI)结构101的上方。
因相邻两个浅沟槽隔离结构的顶部间的间距为L1＝3um，所述多晶硅层12的高低过渡区120的长度为0.15um，因此，上述9个不同宽度的所述金属块的边缘能够分布在所述多晶硅层高低过渡区120的上方，每个所述金属块与所述多晶硅层的垂直距离不一样，可以一次性全面的测试所述多晶硅层12与9个不同宽度的所述金属块的电性连接。在上述半导体测试结构中，如果检测不到电流，则说明所述多晶硅层和所述底层金属层的层间结构良好，不存在被击穿或漏电的现象；如果检测到所述第一测试端A和第二测试端B间具有一定电流值时，则说明所述底层金属层与所述多晶硅层发生了被击穿或者漏电的现象，然后再结合失效分析(Failure Analysis，FA)就可以找到被击穿的位置，较佳的，9个所述金属块的宽度依次等差递增，有利于更好更快的找到被击穿的位置，从而可以得出所述底层金属层和所述多晶硅层的垂直距离的最小极限值，对实际的工艺提供有价值的参考参数。
显然，在其他实施例中，所述金属块的宽度可以是不等差的递增，还可以为有规律的递减或者是分散性的其他分布，N个所述金属块的宽度可依据所述顶部宽度和所述多晶硅层的高低过渡区的长度来设定。还有，至少部分所述金属块的宽度不相等，且N个所述金属块的宽度均大于所述顶部宽度也是可以用于监测所述底层金属层与多晶硅层的电性连接的。
综上，本实用新型提供的半导体测试结构通过所述底层金属层中的N个金属块与一第一测试端电连接，通过导电插塞将所述多晶硅层和所述第N+1个金属块实现电连接，然后，将所述第N+1个金属块与一第二测试端电连接。于是，对所述半导体测试结构的第一测试端和第二测试端施加一定电压时，通过检测所述第一测试端和第二测试端的之间的电流情况，便可直观的反馈出所述底层金属层与所述多晶硅层的“桥接”情况。如果能检测到一定的电流值，则说明所述底层金属层的N个金属块中至少有一个金属块与所述多晶硅层间发生了被击穿现象(或存在漏电现象)，形成了电连接，导致所述半导体测试结构中形成了电流回路，电流回路从第一测试端经过所述底层金属层的N个金属块流入所述多晶硅层，再通过导电插塞，流入第N+1个金属块，到达第二测试端。如果检测不到电流，则说明所述多晶硅层和所述底层金属层的层间结构良好，不存在被击穿或漏电的现象。因此，通过所述半导体测试结构可以很简单很直观的监测在垂直方向上的所述底部金属层和所述多晶硅层的“桥接”情况，有利于及时发现问题，避免不良产品流入后续工艺，形成不良器件。
进一步的，所述半导体测试结构中还包括N+1个设置于有源区的浅沟槽隔离结构，N+1个所述浅沟槽隔离结构与所述N个金属块沿第一方向交错排列，当N个所述金属块的宽度均相等，相邻两个所述浅沟槽隔离结构的顶部间的宽度为顶部宽度，N个所述金属块的宽度大于所述顶部宽度时，则N个所述金属块的两边缘都会“跨”在所述浅沟槽隔离结构的上方。因在所述浅沟槽隔离结构上方的多晶硅层与底层金属层之间的垂直距离相对最小，因此，通过上述半导体测试结构能够检测出所述底层金属层的N个金属块和所述多晶硅层的电性连接情况，来判断出相应步骤工艺条件和参数是否能够得到良好的层间结构，以便及时作出相应的调整去避免不良品流入后续工艺。
更进一步的，所述半导体测试结构中至少部分所述金属块的宽度不相等，当N个所述金属块中最大的宽度比所述顶部宽度宽0.1um-3um，N个所述金属块中最小的宽度比所述顶部宽度窄0.01um-0.5um时，则至少部分所述金属块的两边缘“跨”在所述浅沟槽隔离结构的上方，还有另一部分所述金属块的两边缘“跨”在所述有源区的上方。因此，N个所述金属块的两边缘与所述多晶硅层的垂直距离不相等，通过上述半导体测试结构可以一次性全面的测试所述多晶硅层与底层金属层不同垂直距离时的电性连接。在上述半导体测试结构中，如果检测不到电流，则说明所述多晶硅层和不同宽度的所述金属块的层间结构均良好，不存在被击穿或漏电的现象；如果检测到所述第一测试端和第二测试端间具有一定电流值，即说明所述底层金属层与所述多晶硅层发生了被击穿或者漏电的现象，然后再结合失效分析(Failure Analysis，FA)就可以找到被击穿的位置，较佳的，9个所述金属块的宽度依次等差递增，有利于更好更快的找到被击穿的位置，从而可以很容易得出所述底层金属层和所述多晶硅层的垂直距离的最小极限值，对实际的工艺提供有价值的参考参数。
显然，在上述实施例中仅为本实用新型的较佳实施例而已，在上述半导体测试结构的基础上，还能够得出多种类似的半导体测试结构，以实现监测所述底层金属层与多晶硅层的电性连接的目的。因此，上述实施例并不用以限制本实用新型。本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
Claims (14)
1.一种半导体测试结构，其特征在于，包括：
多晶硅层，所述多晶硅层位于一基底之上；
底层金属层，所述底层金属层位于所述多晶硅层的上方，且所述底层金属层包括沿第一方向排列的N个金属块以及第N+1个金属块，所述N个金属块横跨于所述多晶硅层上，所述N个金属块与一第一测试端电连接；
导电插塞，所述导电插塞位于所述多晶硅层和第N+1个金属块之间，用以电连接所述多晶硅层和第N+1个金属块；以及
所述第N+1个金属块与一第二测试端电连接；
其中，N为正整数。
2.如权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括设置于所述基底中的有源区以及用于隔离所述有源区的N+1个浅沟槽隔离结构，且N+1个所述浅沟槽隔离结构沿所述第一方向排列，N+1个所述浅沟槽隔离结构与N个所述金属块交错排列。
3.如权利要求2所述的半导体测试结构，其特征在于，N个所述金属块的宽度均相等。
4.如权利要求3所述的半导体测试结构，其特征在于，相邻两个所述浅沟槽隔离结构的顶部间的间距为顶部宽度，N个所述金属块的宽度大于所述顶部宽度。
5.如权利要求4所述的半导体测试结构，其特征在于，所述金属块的宽度比所述顶部宽度宽0.1um-3um。
6.如权利要求2所述的半导体测试结构，其特征在于，至少部分所述金属块的宽度不相等。
7.如权利要求6所述的半导体测试结构，其特征在于，N个所述金属块的宽度均不相等。
8.如权利要求6或7所述的半导体测试结构，其特征在于，相邻两个所述浅沟槽隔离结构的顶部间的间距为顶部宽度，N个所述金属块的宽度均大于所述顶部宽度。
9.如权利要求6或7所述的半导体测试结构，其特征在于，相邻两个所述浅沟槽隔离结构的顶部间的间距为顶部宽度，N个所述金属块中最大的宽度比所述顶部宽度宽0.1um-3um，N个所述金属块中最小的宽度比所述顶部宽度窄0.01um-0.5um。
10.如权利要求9所述的半导体测试结构，其特征在于，N个所述金属块的宽度依次递减或者依次递增。
11.如权利要求10所述的半导体测试结构，其特征在于，N个所述金属块的宽度依次等差递减或者依次等差递增。
12.如权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层为沿第二方向排列的多指状结构，所述第二方向和第一方向相互垂直。
13.如权利要求1所述的半导体测试结构，其特征在于，所述第一测试端和第二测试端位于所述底层金属层中。
14.如权利要求1所述的半导体测试结构，其特征在于，所述N个金属块通过第一金属线与第一测试端电连接，第N+1个金属块通过第二金属线与第二测试端电连接。
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