CN102751215B - 用于超结功率器件结构的下层外延层电阻测量结构 - Google Patents
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Abstract
一种用于超结功率器件结构的下层外延层电阻测量结构，其包括：第一掺杂类型的上层外延层和下层外延层；布置在上层外延层和下层外延层中的第二掺杂类型的柱状掺杂区，柱状掺杂区在从上层外延层至下层外延层的方向上贯穿上层外延层，并穿过部分的下层外延层；柱状掺杂区与下层外延层共同形成测试二极管；布置在上层外延层中的第二掺杂类型的击穿保护环；与柱状掺杂区相连的第一电极的连接部分；布置在第一外延层表面的具有第一掺杂类型的接触区，以及连接此接触区的第二电极。根据本发明，通过测量下层外延层与柱状掺杂区形成的测试二极管的击穿电压，从而能够在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种用于超结功率器件结构的下层外延层电阻测量结构、以及采用了该用于超结功率器件结构的下层外延层电阻测量结构的晶片可接受性测试方法。
背景技术
传统VDMOSFET（垂直双扩散金属-氧化物半导体场效应晶体管）的导通电阻包括以下几项：源极接触电阻、源区的电阻、沟道电阻、JFET（结晶型场效应晶体管）电阻、漂移层电阻、衬底电阻。
传统高压功率VDMOSFET器件用漂移层作电压支持层，其导通电阻主要就是漂移层电阻。漂移层的耐压能力由其厚度和掺杂浓度决定。所以，为了提高击穿电压，必须同时增加漂移层厚度和降低其掺杂浓度。这就使得漂移层的电阻不断增加。在导通状态时，尤其是高压时，漂移层电阻占导通电阻的主要部分。因此，如何在保证击穿电压的前提下使导通电阻，尤其是漂移层电阻，降低更多，直至突破硅限，已成为人们竞相研究的热门领域。
1988年，飞利浦美国公司申请美国专利，第一次给出了在横向高压MOSFET中采用交替的pn结构代替传统功率器件中低掺杂漂移层作电压支持层的方法。1997年提出了超结(super junction)理论概念。
在制造超结功率器件结构时，一般需要生长两层外延层。相应地，需要在WAT(wafer acceptance test,晶片可接受性测试)时测量两层外延层的电学特性，例如两层外延层的电阻。
其中，晶片可接受性测试WAT是在半导体硅片在完成所有制程工艺后（但还未封装之前），针对硅片上的各种测试结构所进行的电性测试。通过对WAT数据的分析，设计人员可以发现半导体制程工艺中的问题，帮助制程工艺进行调整。
但是，在现有技术中，往往不能在晶片可接受性测试WAT的过程中有效地监控下层外延层的电阻特性。
因此，希望能够提供一种可以在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性的用于超结功率器件结构的下层外延层电阻测量结构。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性的用于超结功率器件结构的下层外延层电阻测量结构、以及采用了该用于超结功率器件结构的下层外延层电阻测量结构的晶片可接受性测试方法。
根据本发明的第一方面，提供了一种用于超结功率器件结构的下层外延层电阻测量结构，其包括：第一掺杂类型的上层外延层和下层外延层；布置在上层外延层和下层外延层中的第二掺杂类型的柱状掺杂区，其中所述柱状掺杂区在从所述上层外延层至所述下层外延层的方向上贯穿所述上层外延层，并穿过部分的下层外延层；布置在所述上层外延层中的第二掺杂类型的击穿保护环；与所述柱状掺杂区相连的第一电极的；布置在第一外延层表面的具有第一掺杂类型的接触区，以及连接此接触区的第二电极。
要说明的是，可根据第一和第二掺杂的类型来具体确定是第一电极接地还是第二电极接地。
优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述下层外延层电阻测量结构被布置在晶圆的切割道内或专门的WAT测试区域内。
优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述击穿保护环是位于所述柱状掺杂区外周的多个环形区域。
优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述多个环形区域用作保护环。
优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述接触区的掺杂浓度大于所述上层外延层的掺杂浓度。
优选地，在上述用于超结功率器件结构的下层外延层电阻测量结构中，所述击穿保护环使所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿最先发生在所述柱状掺杂区的底部。
根据本发明的第二方面，提供了一种晶片可接受性测试方法，其特征在于采用了根据本发明的第一方面所述的用于超结功率器件结构的下层外延层电阻测量结构。
根据本发明，通过测量所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿电压，可以根据测试二极管的击穿电压的大小来判断下层外延层的电阻大小，从而可以能够在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明实施例的用于超结功率器件结构的下层外延层电阻测量结构。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图1示意性地示出了根据本发明实施例的用于超结功率器件结构的下层外延层电阻测量结构。
如图1所示，根据本发明实施例的用于超结功率器件结构的下层外延层电阻测量结构包括：第一掺杂类型的上层外延层EPI2和下层外延层EPI1；布置在上层外延层EPI2和下层外延层EPI1中的第二掺杂类型的柱状掺杂区P1，其中所述柱状掺杂区P1在从所述上层外延层EPI2至所述下层外延层EPI1的方向上贯穿所述上层外延层，并穿过部分的下层外延层；布置在所述上层外延层EPI2中的第二掺杂类型的击穿保护环P2；与所述柱状掺杂区P2相连的第一电极V1；布置在所述上层外延层EPI2中的第二掺杂类型的接触区C1；以及通过所述连接接触区C1的第二电极V2。
要说明的是，可根据第一和第二掺杂的类型来具体确定是第一电极V1接地还是第二电极V2接地。具体地说，其中，当第一掺杂为N型掺杂时，第二掺杂为P型时，第一电极V1接地；反之第二电极V2接地。
例如，在具体实施例中，第一掺杂类型为N型掺杂，而第二掺杂类型为P型掺杂。
例如，在具体实施例中，所述击穿保护环P2是位于所述柱状掺杂区外周的多个环形区域。优选地，所述多个环形区域用作保护环。
优选地，在具体实施例中，所述接触区C1的掺杂浓度大于所述上层外延层EPI2的掺杂浓度。例如，所述接触区C1是N型重掺杂的掺杂区域，而所述上层外延层EPI2是N型轻掺杂的掺杂区域。
优选地，在具体实施例中，所述击穿保护环P2使所述下层外延层EPI1与所述柱状掺杂区P1形成的测试二极管的击穿最先发生在所述柱状掺杂区的底部与下层外延层相接触的位置（如参考标号A所示），而不是与上层外延层相接触的位置。。
进一步地，通过对测试二极管的电极施加反向电压，在本实例中，在电极V2施加正向一定的击穿电流，并且记录当所述下层外延层与所述柱状掺杂区形成的测试二极管在此击穿电流下的电压值大小，可以在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性。
更具体地说，测试二极管发生击穿时的电压值越大，则下层外延层的电阻越大；相应地，测试二极管发生击穿时的电压值越小，则下层外延层的电阻越小。
根据本发明的上述实施例，进一步通过测量所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿电压，可以根据测试二极管的击穿电压的大小来判断下层外延层的电阻大小，从而可以能够在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性。
在本发明的具体实施例中，根据本发明实施例的用于超结功率器件结构的下层外延层电阻测量结构被布置在晶圆的切割道内或专门的WAT测试区域内，以便在晶片可接受性测试的过程中有效地监控下层外延层的电阻特性。
需要说明的是，虽然示出了包含两层外延层的情况，但是本领域普通技术人员可以理解的是，本发明还可以应用至包含更多层外延层的情况，通过将柱状掺杂区P1布置期望测量电阻的外延层中，可以利用上述结构和方法来测量期望外延层的电阻特性。
因此，本发明说明书中的上层外延层和下层外延应该被广义地理解为多层外延层的相应层。
根据本发明的另一优选实施例，本发明还提供了一种采用了上述用于超结功率器件结构的下层外延层电阻测量结构的晶片可接受性测试方法。换言之，根据本发明的另一优选实施例可利用上述用于超结功率器件结构的下层外延层电阻测量结构来实施具有超结功率器件结构的器件的晶片可接受性测试。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (7)
1.一种用于超结功率器件结构的下层外延层电阻测量结构，其特征在于包括：
第一掺杂类型的上层外延层和第一掺杂类型的下层外延层；
布置在上层外延层和下层外延层中的第二掺杂类型的柱状掺杂区，其中所述柱状掺杂区在从所述上层外延层至所述下层外延层的方向上贯穿所述上层外延层，并穿过部分的下层外延层；
布置在所述上层外延层中的第二掺杂类型的击穿保护环区；
与所述柱状掺杂区相连的第一电极的连接部分；
布置在上层外延层表面的具有第一掺杂类型的接触区，以及连接此接触区的第二电极；
所述击穿保护环使所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿最先发生在所述柱状掺杂区的底部与下层外延层相接触的位置。
2.根据权利要求1所述的用于超结功率器件结构的下层外延层电阻测量结构，其特征在于，所述下层外延层电阻测量结构被布置在晶圆的切割道内或专门的WAT测试区域内。
3.根据权利要求1或2所述的用于超结功率器件结构的下层外延层电阻测量结构，其特征在于，所述击穿保护环是位于所述柱状掺杂区外周的多个环形区域。
4.根据权利要求3所述的用于超结功率器件结构的下层外延层电阻测量结构，其特征在于，所述多个环形区域用作保护环。
5.根据权利要求1或2所述的用于超结功率器件结构的下层外延层电阻测量结构，其特征在于，所述接触区的掺杂浓度大于所述上层外延层的掺杂浓度，且掺杂类型与第一掺杂类型一致。
6.根据权利要求1或2所述的用于超结功率器件结构的下层外延层电阻测量结构，其特征在于，所述击穿保护环使所述下层外延层与所述柱状掺杂区形成的测试二极管的击穿最先发生在所述柱状掺杂区的底部。
7.一种晶片可接受性测试方法，其特征在于采用了根据权利要求1至6之一所述的用于超结功率器件结构的下层外延层电阻测量结构。
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