CN205670542U - 一种硅基异质集成的p沟道hfet器件 - Google Patents
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Abstract
本实用新型涉及半导体技术领域，公开了一种硅基异质集成的P沟道HFET器件，包括：衬底；低温InAlAs成核层，所述低温InAlAs成核层位于所述衬底上；InAlSb缓冲层，所述InAlSb缓冲层位于所述低温InAlAs成核层上；InGaSb沟道层，所述InGaSb沟道层位于所述InAlSb缓冲层上；InAlSb隔离层，所述InAlSb隔离层位于所述InGaSb沟道层上；InAlSb势垒层，所述InAlSb势垒层位于所述InAlSb隔离层上；InGaSb帽层，所述InGaSb帽层位于所述InAlSb势垒层上，在所述InGaSb帽层中间刻蚀有凹槽，所述凹槽由InGaSb帽层顶端延伸至所述InAlSb势垒层。源电极、漏电极、栅电极，所述源电极和漏电极分别位于所述InGaSb帽层上的两侧，所述栅电极插入所述凹槽内与所述InAlSb势垒层接触。
Description
技术领域
本实用新型涉及半导体技术领域，尤其涉及一种硅基异质集成的P沟道HFET器件。
背景技术
根据摩尔定律“集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍”，若相同面积的晶圆下生产同样规格的IC(芯片)，随着制成技术的进步，每隔一年半，IC产出量就可增加一倍，换算成成本，即每隔一年半成本可降低五成，平均每年成本可降低三成多，就摩尔定律延伸，IC技术每隔一年半推进一个时代。国际上半导体厂商基本都遵循着这项定律。
但是，国际上最大的芯片制造厂商英特尔日前宣布将推迟旗下10纳米制造技术的Cannonlake芯片的发布时间，推迟至2017年下半年，而Cannonlake芯片原定的发布日期是2016年。英特尔公司首席执行官Brian Krzanich在电话会议上表示“由于要用各类相关技术，而每一种技术都有其自身一系列的复杂性和难度，从14纳米到10纳米和从22纳米到14纳米不是一回事。如果想大规模生产，光刻技术会更加困难，而且，完成多样式步骤的数据会不断增加”英特尔一直以来遵循每两年缩小晶体管面积一半的时间表，也就是俗称的“摩尔定律”，上述消息令时间表出现裂痕，究其原因是构造芯片变得越来越小也越来越复杂，功耗越来越难以降低，而且各种短沟道效应难以克服。
半导体技术虽然日益进步，但是受制于物理定律，线路不可能过小，为延续半导体摩尔定律的有效性，采用新的物料来制作处理器晶体管已经刻不容缓，目前已经已有不少研究机构，透过硅材料整合更高性能的材料，例如采用化合物半导体材料如GaAs/InP(如砷化铟镓与磷化铟)等，形成所谓的III-V沟道的晶体管，可增进P-tyPe迁移率和提供高载流子速度与高驱动电流，这种新的化合物半导体可望超越硅材料本身性能，维持摩尔定律，实现持续等比例缩小。
但是这项方案目前也遇到不少问题，主要存在两方面的挑战，一方面，硅基材料和化合物半导体材料如GaAs/InP等存在大的晶格常数差，一直无法克服材料之间原子晶格难以匹配的挑战；另一方面，通常Si基晶体管由P型沟道晶体管和N型沟道晶体管结合构成CMOS结构运用于大规模数字领域，而通常GaAs器件方面N沟道器件容易实现，而P沟道器件受限于掺杂工程和外延制程难以实现以及低空穴迁移率(200-400cm2V-1sec-1)，目前结合N沟道和P沟道的GaAs晶体管无法实现III-V CMOS结构，极大的阻碍了GaAs器件在数字电路领域的应用。
实用新型内容
本实用新型实施例通过提供一种硅基异质集成的P沟道HFET器件，解决了现有技术中硅基材料和化合物半导体材料存在大的晶格常数差，无法克服材料之间原子晶格匹配的技术问题。
为了解决上述技术问题，本实用新型实施例提供了一种硅基异质集成的P沟道HFET器件，包括：
衬底；
低温InAlAs成核层，所述低温InAlAs成核层位于所述衬底上；
InAlSb缓冲层，所述InAlSb缓冲层位于所述低温InAlAs成核层上；
InGaSb沟道层，所述InGaSb沟道层位于所述InAlSb缓冲层上；
InAlSb隔离层，所述InAlSb隔离层位于所述InGaSb沟道层上；
InAlSb势垒层，所述InAlSb势垒层位于所述InAlSb隔离层上；
InGaSb帽层，所述InGaSb帽层位于所述InAlSb势垒层上，在所述InGaSb帽层中间刻蚀有凹槽，所述凹槽由InGaSb帽层顶端延伸至所述InAlSb势垒层。
源电极、漏电极、栅电极，所述源电极和漏电极分别位于所述InGaSb帽层上的两侧，所述栅电极插入所述凹槽内与所述InAlSb势垒层接触。
在衬底与InAlSb缓冲层之间的低温InAlAs成核层是采用低温(LT)生长方式形成的，不掺杂，用于吸收衬底与后续外延层之间因为晶格失配产生的应力，避免产生晶格弛豫。
该InAlSb缓冲层用于吸收衬底与后续外延之间因为晶格失配产生的应力。
进一步地，在所述InAlSb势垒层与所述InAlSb隔离层之间还有Te掺杂层。
进一步地，所述衬底具体为Si衬底、SiC衬底、GaN衬底、蓝宝石衬底、Diamond衬底中的任意一种。衬底主要起支撑的作用。
进一步地，在所述InGaSb沟道层与所述InAlSb势垒层之间在所述InGaSb沟道层形成有二维空穴气。该InGaSb沟道层，不掺杂，该InGaSb沟道层与该InAlSb势垒层之间厚度30nm的区域形成二维空穴气。该InAlSb隔离层位于InGaSb沟道层与InAlSb势垒层之间，主要用来隔离势垒层散射杂质单元对沟道层的二维空穴气的影响，提高该二维空穴气的浓度。
进一步地，所述InAlSb势垒层的厚度为20nm，采用P型掺杂。该InAlSb势垒层是采用MBE方法生长的，用于和栅电极金属形成肖特基接触。
采用本实用新型中的一个或者多个技术方案，具有如下有益效果：
由于在该硅基异质集成的P沟道HFET器件中由下至上依次为衬底、低温InAlAs成核层、InAlSb缓冲层、InGaSb沟道层、InAlSb隔离层、InAlSb势垒层、InGaSb帽层，在帽层上设置有源电极、漏电极，在帽层中间开设的凹槽，该凹槽由帽层顶端延伸至势垒层表面，栅极插入该凹槽内，进而解决了现有技术中硅基材料和化合物半导体材料存在大的晶格常数差，无法克服材料之间原子晶格匹配的技术问题，进而形成基于硅衬底的高迁移率P沟道HFET器件，形成所谓的III-V沟道的晶体管，能够提供更高载子速度与更高驱动电流。
2、本申请形成的硅基异质集成的P沟道HFET器件可与常规硅基CMOS高速逻辑电路器件工艺兼容。
3、本申请的硅基异质集成的P沟道HFET器件可与n沟道HENT器件构成III-V CMOS结构，极大的拓宽GaAs器件在数字电路领域的应用。
4、本申请的硅基异质集成的P沟道HFET器件有效维持摩尔定律，打破极限，维持半导体产业等比例缩小进程。
附图说明
图1为本实用新型实施例中硅基异质集成的P沟道HFET器件的结构示意图。
具体实施方式
本实用新型实施例通过提供一种硅基异质集成的P沟道HFET器件，解决了现有技术中硅基材料和化合物半导体材料存在大的晶格常数差，无法克服材料之间原子晶格匹配的技术问题。
为了解决上述技术问题，下面将结合说明书附图以及具体的实施方式对本实用新型的技术方案进行详细的说明。
本实用新型实施例提供了一种硅基异质集成的P沟道HFET器件，包括：由下至上依次排布的衬底10、低温InAlAs成核层、InAlSb缓冲层、InGaSb沟道层、InAlSb隔离层、InAlSb势垒层、InGaSb帽层以及InGaSb帽层上的源电极、漏电极、栅电极。其中，该衬底10具体可以是Si衬底、SiC衬底、GaN衬底、蓝宝石衬底、Diamond衬底中的任意一种，起支撑的作用，低温InAlAs成核层20，该低温InAlAs成核层20位于衬底10上，该低温InAlAs成核层主要采用低温(LT)生长方式生成，不掺杂，用于吸收衬底与后续外延层之间因为晶格失配产生的应力，避免产生晶格弛豫，InAlSb缓冲层30位于低温InAlAs成核层20上，该InAlSb缓冲层30用于吸收衬底与后续外延层之间因为晶格失配产生的应力。该InGaSb沟道层40位于InAlSb缓冲层30上，且该InGaSb沟道层40不掺杂，在该InGaSb沟道层40上是InAlSb隔离层50，在该InAlSb隔离层50上是InAlSb势垒层60，由于该InGaSb沟道层40与InAlSb势垒层60之间插入有InAlSb隔离层50，该InAlSb隔离层50主要用来隔离开势垒层散射杂质单元对沟道二维空穴气的影响，提高沟道二维空穴气的浓度。该InAlSb势垒层60与InGaSb沟道层之间的30nm厚度区域形成有二维空穴气，该InAlSb势垒层60采用MBE方法生长，生长的厚度为20nm，采用P型掺杂，在该InAlSb势垒层60与InAlSb隔离层50之间还有Te掺杂层501，该Te掺杂层用于增进二维空穴气。该InGaSb帽层70位于该InAlSb势垒层60上，在该InGaSb帽层70中间刻蚀有凹槽，该凹槽由InGaSb帽层70延伸至InAlSb势垒层60表面，在该InGaSb帽层70上左右两侧设置有源电极S和漏电极D，该栅电极插入凹槽内与InAlSb势垒层60接触，形成肖特基接触。该InGaSb帽层70掺杂，用以保护InAlSb势垒层60不被氧化，同时用以降低欧姆接触电阻率。
具体制作器件的步骤如下：
采用光刻和湿法刻蚀形成隔离台面，采用H3PO4:H2O2:H2O＝3:1:50配方的化学试剂进行刻蚀隔离，刻蚀InGaSb帽层、InAlSb势垒层、InGaSb沟道层，直到InAlSb缓冲层，形成一个隔离区，腐蚀时间80s完成1500A隔离高度，以提供相互隔离的接近平面结构的有源区。
接着，光刻、蒸发Ti/Pt/Au形成源漏电极金属,再经常规剥离工艺形成欧姆接触的源漏电极，通常这层是做在有源层最上边的cap(InGaSb帽层)上，用以降低接触电阻率，再辅以高温退火(>350度)，形成良好欧姆接触；
然后，采用光刻胶作掩膜，露出器件栅电极插入的gate窗口区域，湿法刻蚀掉gate区域的InGaSb帽层。
最后，完成栅工艺，蒸发Ti/Pt/Au经常规剥离工艺形成栅极金属。形成硅基异质集成的P沟道HFET器件。
尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
Claims (5)
1.一种硅基异质集成的P沟道HFET器件，其特征在于，包括：
衬底；
低温InAlAs成核层，所述低温InAlAs成核层位于所述衬底上；
InAlSb缓冲层，所述InAlSb缓冲层位于所述低温InAlAs成核层上；
InGaSb沟道层，所述InGaSb沟道层位于所述InAlSb缓冲层上；
InAlSb隔离层，所述InAlSb隔离层位于所述InGaSb沟道层上；
InAlSb势垒层，所述InAlSb势垒层位于所述InAlSb隔离层上；
InGaSb帽层，所述InGaSb帽层位于所述InAlSb势垒层上，在所述InGaSb帽层中间刻蚀有凹槽，所述凹槽由InGaSb帽层顶端延伸至所述InAlSb势垒层，
源电极、漏电极、栅电极，所述源电极和漏电极分别位于所述InGaSb帽层上的两侧，所述栅电极插入所述凹槽内与所述InAlSb势垒层接触。
2.根据权利要求1所述的硅基异质集成的P沟道HFET器件，其特征在于，在所述InAlSb势垒层与所述InAlSb隔离层之间还有Te掺杂层。
3.根据权利要求1所述的硅基异质集成的P沟道HFET器件，其特征在于，所述衬底具体为Si衬底、SiC衬底、GaN衬底、蓝宝石衬底、Diamond衬底中的任意一种。
4.根据权利要求1所述的硅基异质集成的P沟道HFET器件，其特征在于，在所述InGaSb沟道层与所述InAlSb势垒层之间在所述InGaSb沟道层形成有二维空穴气。
5.根据权利要求1所述的硅基异质集成的P沟道HFET器件，其特征在于，所述InAlSb势垒层的厚度为20nm，采用P型掺杂。
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| CN110600362A (zh) * | 2019-08-01 | 2019-12-20 | 中国科学院微电子研究所 | 硅基异构集成材料及其制备方法、半导体器件 |
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2016
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| CN110600362B (zh) * | 2019-08-01 | 2022-05-20 | 中国科学院微电子研究所 | 硅基异构集成材料及其制备方法、半导体器件 |
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