CN205657675U - 具有广操作范围的电流模式逻辑电路 - Google Patents

具有广操作范围的电流模式逻辑电路 Download PDF

Info

Publication number
CN205657675U
CN205657675U CN201620116247.4U CN201620116247U CN205657675U CN 205657675 U CN205657675 U CN 205657675U CN 201620116247 U CN201620116247 U CN 201620116247U CN 205657675 U CN205657675 U CN 205657675U
Authority
CN
China
Prior art keywords
transistor
coupled
pair
current mode
logic circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201620116247.4U
Other languages
English (en)
Inventor
俊厚·卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Application granted granted Critical
Publication of CN205657675U publication Critical patent/CN205657675U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Electronic Switches (AREA)

Abstract

在一个实例中，具有广操作范围的电流模式逻辑(CML)电路包含差分晶体管对，其具有经配置以接收差分输入电压的差分输入端口，经配置用于耦合到电流源的偏压端口，和差分输出端口。所述电流模式逻辑电路进一步包含耦合到所述差分输出端口的负载电路。所述负载电路包含有源电感负载、交叉耦合的晶体管对，和耦合在所述交叉耦合的晶体管对与所述差分输出之间的开关。

Description

具有广操作范围的电流模式逻辑电路
技术领域
本发明的实例大体涉及电子电路，且特定来说涉及一种具有广操作范围的电流模式逻辑(CML)电路。
背景技术
常规互补金属氧化物半导体(CMOS)逻辑为高密度数字逻辑的技术标准。然而，CMOS逻辑具有防止其在许多高速应用中使用的速度局限性。电流模式逻辑(CML)作为可以比常规CMOS逻辑高的速度操作的差分数字逻辑系列。虽然相对于常规CMOS逻辑有所改进，但电流模式逻辑归因于电流模式逻辑单元的输出处的寄生电容而在操作频率方面仍具有局限性。电感峰化(也称为感应宽带效应)为可以采用来改进电流模式逻辑的操作速度的技术。在电感峰化中，电感器加载电流模式逻辑电路的输出。负载电感器减轻寄生电容且允许在大大高于常规电流模式逻辑的数据速率下操作。然而，使用电感器来加载电流模式逻辑电路导致窄操作范围。以负载电感器在其窄操作范围外操作电流模式逻辑电路大大降低电流模式逻辑电路的增益且导致额外功率消耗。
实用新型内容
本发明描述用于提供具有广操作范围的电流模式逻辑(CML)电路的技术。在一实例中，电流模式逻辑(CML)电路包含差分晶体管对，其具有经配置以接收差分输入电压的差分输入端口、经配置用于耦合到电流源的偏压端口和差分输出端口。电流模式逻辑电路进一步包含耦合到差分输出端口的负载电路。负载电路包含有源电感负载、交叉耦合的晶体管对，和耦合在交叉耦合的晶体管对与差分输出之间的开关。可针对高频操作和低频操作增加本发明主張保護的电流模式逻辑电路的增益。本发明主张保护的电流模式逻辑电路还在不增加功率耗散的情况下有效地增加高频和低频操作两者中的差分输出的电压摆动
在另一实例中，电流模式逻辑电路包含经耦合以执行逻辑运算的多个电流模式逻辑单元。电流模式逻辑单元中的每一者包括：差分晶体管对，其具有经配置以接收差分输入电压的差分输入端口、经配置用于耦合到电流源的偏压端 口，和差分输出端口；以及负载电路，其耦合到所述差分输出端口，所述负载电路包括：有源电感负载；交叉耦合的晶体管对；以及耦合在交叉耦合的晶体管对与差分输出之间的开关。
在另一实例中，一种操作具有耦合到经配置用于电感宽带效应的负载电路的差分晶体管对的电流模式逻辑电路的方法包含：将差分输入信号耦合到差分晶体管对的差分输入端口；控制开关以将负载电路的交叉耦合的晶体管对耦合到差分晶体管对的差分输出端口；以及接收来自差分晶体管对的差分输出端口的差分输出信号。
可以参考以下详细描述理解这些和其它方面。
附图说明
因此，通过参考实例实施方案可获得可详细理解上述特征的方式(上文简单概括的更具体的描述)，在附图中说明其中的一些实例实施方案。然而，应注意，附图仅说明典型的实例实施方案并且因此不认为限制其范围。
图1A为描绘其中可以采用交叉耦合的有源电感负载的通信系统的实例的框图。
图1B为描绘其中可以采用交叉耦合的有源电感负载的电流模式逻辑电路的实例的框图。
图1C为描绘其中可以采用交叉耦合的有源电感负载的电流模式逻辑电路的实例的框图。
图2A为描绘实例电流模式逻辑电路的示意图。
图2B为描绘另一实例电流模式逻辑电路的示意图。
图3为展示有源电感器的另一实例的示意图。
图4展示图2中展示的电流模式逻辑电路的增益的实例曲线，其两者具有和不具有负载电路中的交叉耦合的晶体管对。
图5为描绘操作具有耦合到经配置用于电感峰化的负载电路的差分晶体管对的电流模式逻辑电路的方法的流程图。
图6说明具有交叉耦合的有源电感负载电路的FPGA的实例架构。
为了促进理解，已经使用相同的参考标号在可能的情况下表示图中共有的相同元件。预期可以将一个实例的元件有益地并入到其它实例中。
具体实施方式
本发明描述用于提供具有广操作范围的电流模式逻辑(CML)电路的技术。如本文所使用的“电流模式逻辑电路”涵盖使用至少一个差分晶体管对在输出负载之间切换电流的电路。差分晶体管对包含差分输入和差分输出，且因此电流模式逻辑电路使用差分信号操作。不同类型的电路可使用例如缓冲器、逻辑门、多路复用器、分压器、锁存器、触发器等电流模式逻辑实施。
在一实例中，电流模式逻辑电路包含采用交叉耦合的有源电感峰化逻辑的负载电路(“交叉耦合的有源电感负载”)。交叉耦合的有源电感负载包括有源电感负载、交叉耦合的晶体管对，和耦合在交叉耦合的晶体管对与电流模式逻辑电路的差分输出之间的开关。所述开关可经控制以选择性地将交叉耦合的晶体管对耦合到电流模式逻辑电路的差分输出。当耦合到电流模式逻辑电路的差分输出时，交叉耦合的晶体管对应用正反馈来增加增益。举例来说，交叉耦合的晶体管对可用于在操作频率小于电感峰化发生时所处的频率时增加增益，从而允许比使用常规电感峰化时可能的操作范围更宽的操作范围。交叉耦合的晶体管对还相比于常规电感峰化提供功率降低。此外，开关可经配置以保护差分输出使其免受交叉耦合的晶体管对的寄生电容影响。本文中所描述的交叉耦合的有源电感负载可与例如缓冲器、逻辑门、多路复用器、分压器、锁存器、触发器等各种电流模式逻辑电路一起使用。
图1A为描绘其中可以采用交叉耦合的有源电感负载的通信系统100的实例的框图。通信系统100包含通过发射信道110耦合到接收器104的发射器102。发射信道110包括导体的差分对且可在(例如)印刷电路板(PCB)、集成电路(IC)等上实施。发射器102将差分信号耦合到发射信道110。接收器104接收来自发射信道110的差分信号。发射信道110上的差分信号包含相等量值和相反极性的两个信号。也就是说，发射信道110包含携载“正信号”的一个迹线，和携载与正信号相等量值且相反极性的“负信号”的另一迹线。使用正与负信号之间的差传达信息。发射器102包含经配置以产生用于耦合到发射信道110的差分信号的电流模式逻辑电路106A。接收器104包含经配置以接收来自发射信道110的差分信号的电流模式逻辑电路106B。电流模式逻辑电路106A和106B中的每一者包含交叉耦合的有源电感负载212，其在下文更详细描述。
图1B为描绘其中可以采用交叉耦合的有源电感负载的电流模式逻辑电路106C的实例的框图。电流模式逻辑电路106C包括一或多个差分输入端、一或 多个差分输出，和多个电流模式逻辑单元112。电流模式逻辑单元112可经组合从而形成不同类型的电路，例如缓冲器、逻辑门、多路复用器、分压器、锁存器、触发器等等。电流模式逻辑单元112包含一或多个交叉耦合的有源电感负载212。举例来说，交叉耦合的有源电感负载可耦合到由电流模式逻辑电路106C的电流模式逻辑单元112驱动的差分输出中的每一者。
图1C为描绘其中可以采用交叉耦合的有源电感负载的电流模式逻辑电路106D的实例的框图。电流模式逻辑电路106D包括具有差分输入和差分输出的差分晶体管对120。差分输入包括正输入130P和负输入130N，且差分输出包括正输出132P和负输出132N。电流模式逻辑电路106D进一步包含交叉耦合的有源电感负载212，其包括有源电感负载122、交叉耦合的晶体管对124和开关126。有源电感负载122耦合到差分输出。交叉耦合的晶体管对124经由开关126耦合到差分输出。控制电路128可耦合到有源电感负载122和开关126。举例来说，有源电感负载122可提供可调节的电感，其可由控制电路128控制。控制电路128可控制开关126的状态使得交叉耦合的晶体管对124可选择性地耦合到差分输出。差分晶体管对120的偏压端口136耦合到电流源134。电流源134供应或储集电流用于使差分晶体管对120偏置。
在操作中，有源电感负载122补偿差分输出处差分晶体管对120的寄生电容。当耦合到差分输出时，交叉耦合的晶体管对124提供正反馈以针对特定操作范围增加电流模式逻辑电路106D的增益。下文相对于图4描述实例操作范围。在下文更充分描述的实例中，可针对高频操作(例如，接近电感峰化频率)和低频操作(例如，小于电感峰化频率的频率)增加电流模式逻辑电路的增益。交叉耦合的晶体管对124还在不增加功率耗散的情况下有效地增加高频和低频操作两者中的差分输出的电压摆动。开关126可经配置以保护差分输出使其免受交叉耦合的晶体管对124的寄生电容的影响。
图2A为描绘实例电流模式逻辑电路106的示意图。电流模式逻辑电路106可在上文相对于图1描述的实例中的电流模式逻辑电路106A-106D中的任一者中。电流模式逻辑电路106包括差分晶体管对120和交叉耦合的有源电感负载212(也称为负载电路212)。负载电路212包括有源电感器122A-1和有源电感器122A-2。有源电感122A-1和122A-2一起包括有源电感负载122。负载电路212进一步包括交叉耦合的晶体管对124和开关126。
差分晶体管对120包括晶体管MN1和MN2。在所展示的实例中，晶体管MN1和MN2包括n沟道场效应晶体管(FET)，例如此项技术中已知的n型金属氧化物半导体场效应晶体管(MOSFET)等。晶体管MN1和MN2的栅极经配置以接收差分输入端口的正输入130P和负输入130N。晶体管MN1和MN2的源极耦合到偏压端口136A。偏压端口136A耦合到电流源134A，其储集来自偏压端口136A的电流Ibias。晶体管MN1和MN2的漏极分别耦合到负输出132N和正输出132P。
开关126包括晶体管MS1和晶体管MS2。在所展示的实例中，晶体管MS1和MS2包括p沟道FET，例如此项技术中已知的p型MOSFET等。晶体管MS1和MS2的栅极经耦合以接收控制信号CNTL(例如，由控制电路128产生)。晶体管MS1和MS2的漏极分别耦合到负输出132N和正输出132P。
交叉耦合的晶体管对124包括晶体管MPC1和晶体管MPC2。在所展示的实例中，晶体管MPC1和MPC2包括p沟道FET，例如此项技术中已知的p型MOSFETS等。晶体管MPC1和MPC2的漏极分别耦合到晶体管MS1和MS2的源极。晶体管MPC1和MPC2的源极耦合到电源电压Vdd。晶体管MPC1的栅极耦合到晶体管MPC2的漏极，且晶体管MPC2的栅极耦合到晶体管MPC1的漏极。
有源电感器122A-1和122A-2各自包括有效地充当电感器的二端子装置。有源电感器122A-1包含端口220-1和222-1。有源电感器122A-2包含端口220-2和222-2。在所展示的实例中，有源电感器122A-1包括晶体管MP1和电阻R1，且有源电感器122A-2包括晶体管MP2和电阻R2。晶体管MP1和MP2包括p沟道FET，例如此项技术中已知的p型MOSFET等。晶体管MP1和MP2的源极耦合到端口220-1和220-2，其又耦合到电源电压Vdd。晶体管MP1和MP2的漏极耦合到端口222-1和222-2，其又分别耦合到负输出132N和正输出132P。电阻R1耦合在晶体管MP1的栅极与漏极之间。电阻R2耦合在晶体管MP2的栅极与漏极之间。电阻R1和电阻R2可各自包括可提供多个电阻值的可编程电阻器。电阻R1和R2可(例如)由控制电路(例如，控制电路128)控制。或者，电阻R1和R2中的每一者可包括具有固定值的电阻器。
有源电感器122A-1和122A-2中的每一者具有分别从端口222-1和222-2观察到的的阻抗(例如，在当前实例中的漏极阻抗或Zdrain)。考虑等同于包括 p沟道晶体管MP和电阻器R的有源电感器122A-1和122A-2的有源电感负载。在低频率处，晶体管MP的栅极与漏极之间的寄生电容(Cgd)有效地断路且Zdrain近似等于1/gm，其中gm为晶体管MP的跨导(有时被称作跨导纳)。在高频率处，寄生电容Cgd有效地短路且Zdrain近似等于电阻R的值。具体来说，在角频率1/(Cgd*R)处，阻抗Zdrain近似为1/gm，且在角频率gm/Cgd处，阻抗Zdrain近似为R(假定gm*R>1)。在角频率1/(Cgd*R)与gm/Cgd之间，阻抗Zdrain以近似斜率(Cgd*R)/gm线性地(近似线性地)增加。
在操作中，电流模式逻辑电路106充当缓冲器。也就是说，差分输出跟随差分输入。电流模式逻辑电路106通过用有源电感器122A-1与有源电感器122A-2之间的差分晶体管对120切换电流Ibias而操作。当In_P与In_N之间的输入电压差为正电位时，朝向有源电感器122A-1比朝向有源电感器122A-2导引更多电流。此有效地降低负输出132N上的电压且升高正输出132P上的电压，这导致差分输出上的正电位。类似地，当In_P与In_N之间的输入电压差为负电位时，朝向有源电感器122A-2比朝向有源电感器122A-1导引更多电流。如此有效地降低正输出132P上的电压且升高负输出132N上的电压，这导致差分输出上的负电位。
当CNTL处于Vdd时，晶体管MS1和MS2截止且交叉耦合的晶体管对124并不耦合到差分输出。当CNTL处于参考电压(例如，电接地)时，晶体管MS1和MS2饱和且接通，这将交叉耦合的晶体管对124耦合到差分输出。当开关126为接通时，交叉耦合的晶体管对124提供正反馈以针对给定操作范围增加差分输出上的电位差。具体来说，当In_P与In_N之间的输入电压差为正电位时，晶体管MPC2最终接通且朝向Vdd驱动正输出132P。同样，当In_P与In_N之间的输入电压差为负电位时，晶体管MPC1最终接通且朝向Vdd驱动负输出132N。当开关126为断开时，交叉耦合的晶体管对124并不影响差分输出。
图4展示当开关126接通和断开时电流模式逻辑电路106的增益的实例曲线400。曲线400包含表示对数比例上的频率的轴402(x轴)和表示分贝(dB)计的增益的轴404(y轴)。曲线405展示在无交叉耦合的晶体管对124(例如，开关126为断开)的情况下电流模式逻辑电路106的增益。曲线406展示在具有交叉耦合的晶体管对124的情况下(例如，开关126为接通)的增益。在当前实例中，电感峰化频率为近似5GHz。对于高于电感峰化频率的频率，针对曲 线405和406两者的增益类似地下降。对于电感峰化频率附近的频率以及对于电感峰化频率以下的频率，具有交叉耦合的晶体管对124的情况下的增益高于无交叉耦合的晶体管对124的情况下的增益。举例来说，曲线400展示近似10dB的增益改进。曲线400中展示的值仅是实例值，且其它曲线可取决于电流模式逻辑电路106中使用的晶体管和电阻而产生。
返回到图2A，在一实例中，晶体管MS1和MS2可具有与晶体管MPC1和MPC2相比较小的宽度。晶体管MS1和MS2的较小宽度减轻由晶体管MPC1和MPC2所导致的差分输出上的寄生电容。晶体管MPC1和MPC2的较大宽度可允许增加的正反馈和增加的增益。晶体管MPC1和MPC2可制造得较大，因为晶体管MS1和MS2保护差分输出使其免受增加的寄生电容的影响。
在所展示的实例中，电流模式逻辑电路106包括缓冲器。所属领域的技术人员将理解，交叉耦合的晶体管对可添加到其它类型的电流模式逻辑电路的负载电路以便实现上文所论述的相同或类似优点。举例来说，交叉耦合的晶体管对可添加到包含电流模式逻辑的逻辑门、多路复用器、分压器、锁存器、触发器等的负载电路。
图3为展示可用于电流模式逻辑电路连同交叉耦合的晶体管对中的有源电感器122B的另一实例的示意图。有源电感器122B包括n沟道晶体管302，其具有耦合到端口220的漏极和耦合到端口222的源极。电阻器304耦合在晶体管302的栅极与晶体管302的漏极之间。电阻器304可为可编程电阻器或固定电阻器。可使用有源电感器122B代替有源电感器122A-1和122A-2中的每一者，其中端口220代替端口220-1或220-2且端口222代替端口222-1或222-2。
图2B为描绘电流模式逻辑电路106的另一实例的示意图。在当前实例中，差分晶体管对120包括p沟道晶体管，与图2A的实例中展示的n沟道晶体管形成对比。在当前实例中，差分晶体管对120包括晶体管MP3和MP4。在所展示的实例中，晶体管MP3和MP4包括p沟道FET，例如此项技术中已知的p型MOSFET等。晶体管MP3和MP4的栅极经配置以接收差分输入端口的正输入130P和负输入130N。晶体管MP3和MP4的源极耦合到偏压端口136B。偏压端口136B耦合到电流源134B，所述电流源134B将电流Ibias供应到偏压端口136B。晶体管MP3和MP4的漏极分别耦合到负输出132N和正输出132P。
开关126包括晶体管MS1和晶体管MS2。在所展示的实例中，晶体管MS1 和MS2包括n沟道FET，例如此项技术中已知的n型MOSFET等。晶体管MS1和MS2的栅极经耦合以接收控制信号CNTL(例如，由控制电路128产生)。晶体管MS1和MS2的漏极分别耦合到负输出132N和正输出132P。
交叉耦合的晶体管对124包括晶体管MPC1和晶体管MPC2。在所展示的实例中，晶体管MPC1和MPC2包括n沟道FET，例如此项技术中已知的n型MOSFETS等。晶体管MPC1和MPC2的漏极分别耦合到晶体管MS1和MS2的源极。晶体管MPC1和MPC2的源极耦合到参考电压(例如，电接地)。晶体管MPC1的栅极耦合到晶体管MPC2的漏极，且晶体管MPC2的栅极耦合到晶体管MPC1的漏极。
有源电感器122B-1和122B-2各自包括有效地充当电感器的二端子装置。有源电感器122B-1和122B-2被配置为如图3中展示。有源电感器122B-1包含端口220-1和222-1。有源电感器122B-2包含端口220-2和222-2。在所展示的实例中，有源电感器122B-1包括晶体管MN3和电阻R3，且有源电感器122B-2包括晶体管MN4和电阻R4。晶体管MN3和MN4包括n沟道FET，例如此项技术中已知的n型MOSFET等。晶体管MN3和MN4的源极耦合到端口220-1和220-2，其又耦合到参考电压。晶体管MN3和MN4的漏极耦合到端口222-1和222-2，其又分别耦合到负输出132N和正输出132P。电阻R3耦合在晶体管MN3的栅极与漏极之间。电阻R4耦合在晶体管MN4的栅极与漏极之间。电阻R3和电阻R4可各自包括可提供多个电阻值的可编程电阻器。电阻R3和R4可(例如)由控制电路(例如，控制电路128)控制。或者，电阻R3和R4中的每一者可包括具有固定值的电阻器。
有源电感器122B-1和122B-2中的每一者具有分别从端口222-1和222-2观察到的阻抗(例如，在当前实例中的源极阻抗或Zsource)。考虑有源电感负载等同于包括n沟道晶体管MN和电阻器R的有源电感器122B-1和122B-2。在低频率处，晶体管MN的栅极与源极之间的寄生电容(Cgs)有效地断路且Zsource近似等于1/gm，其中gm为晶体管MN的跨导(有时被称作跨导纳)。在高频率处，寄生电容Cgs有效地短路且Zsource近似等于电阻R的值。具体来说，在角频率1/(Cgs*R)处，阻抗Zsource近似为1/gm，且在角频率gm/Cgs处，阻抗Zsource近似为R(假定gm*R>1)。在角频率1/(Cgs*R)与gm/Cgs之间，阻抗Zsource以近似斜率(Cgs*R)/gm线性地(近似线性地)增加。
在操作中，图2B中展示的电流模式逻辑电路106充当缓冲器。也就是说，差分输出跟随差分输入。电流模式逻辑电路106通过用有源电感器122B-1与有源电感器122B-2之间的差分晶体管对120切换电流Ibias而操作。当In_P与In_N之间的输入电压差为正电位时，朝向有源电感器122B-1比朝向有源电感器122B-2导引更多电流。如此有效地降低负输出132N上的电压且升高正输出132P上的电压，这导致差分输出上的正电位。类似地，当In_P与In_N之间的输入电压差为负电位时，朝向有源电感器122B-1比朝向有源电感器122B-2导引更多电流。如此有效地降低正输出132P上的电压且升高负输出132N上的电压，这导致差分输出上的负电位。
当CNTL处于参考电压时，晶体管MS1和MS2截止且交叉耦合的晶体管对124并不耦合到差分输出。当CNTL处于足够的正电压(例如，Vdd)时，晶体管MS1和MS2饱和且接通，这将交叉耦合的晶体管对124耦合到差分输出。当开关126为接通时，交叉耦合的晶体管对124提供正反馈以针对给定操作范围增加差分输出上的电位差。具体来说，当In_P与In_N之间的输入电压差为正电位时，晶体管MPC1最终接通且朝向参考电压驱动负输出132N。同样，当In_P与In_N之间的输入电压差为负电位时，晶体管MPC2最终接通且朝向参考电压驱动正输出132P。当开关126为断开时，交叉耦合的晶体管对124并不影响差分输出。
图5为描绘操作具有耦合到经配置用于电感峰化的负载电路的差分晶体管对的电流模式逻辑电路的方法500的流程图。在步骤502处，差分输入信号耦合到差分晶体管对的差分输入端口。在步骤504处，开关经控制以将交叉耦合的晶体管对耦合到差分晶体管对的差分输出端口。在任选步骤506处，可调节耦合到差分输出的有源电感负载中的电阻。在步骤508处，从差分输出端口接收差分输出信号。
交叉耦合的有源电感负载212可用于各种电流模式逻辑应用中，包含各种集成电路应用上。举例来说，交叉耦合的有源电感负载212可在例如现场可编程门阵列(FPGA)等可编程集成电路上使用。图6说明FPGA 600的实例架构，其包含大量不同可编程瓦片，包含多千兆位收发器(“MGT”)601、可配置逻辑块(“CLB”)602、随机存取存储器块(“BRAM”)603、输入/输出块(“IOB”)604、配置和定时逻辑(“(配置/时钟)CONFIG CLOCKS”)605、数字信号处理 块(“DSP”)606、专门的输入/输出块(“I/O”)607(例如，配置端口和时钟端口)，和例如数字时钟管理器、模/数转换器、系统监视逻辑等其它可编程逻辑608。一些FPGA还包含专用处理器块(“PROC”)610。
在一些FPGA中，每个可编程瓦片可包含至少一个可编程互连元件(“INT”)611，其具有到同一瓦片片内的可编程逻辑元件的输入和输出端620的连接，如包含在图6的顶部处的实例所展示。每一可编程互连元件611还可包含到同一瓦片或其它瓦片中的邻近可编程互连元件的互连片段622的连接。每一可编程互连元件611还可包含到逻辑块(未图示)之间的一般布线资源的互连片段624的连接。一般布线资源可包含逻辑块(未图示)之间的布线信道，包括互连片段(例如，互连片段624)和用于连接互连片段的开关块(未图示)的迹线。一般布线资源的互连片段(例如，互连片段624)可跨越一或多个逻辑块。与一般布线资源结合在一起的可编程互连元件611实施用于所说明的FPGA的可编程互连结构(“可编程互连件”)。
在一实例实施方案中，CLB 602可包含可配置逻辑元件(“CLE”)612，其可经编程以实施用户逻辑加单一可编程互连元件(“INT”)611。除了一或多个可编程互连元件外，BRAM 603还可包含BRAM逻辑元件(“BRL”)613。通常，包含在瓦片中的互连元件的数目取决于瓦片的高度。在描绘的实例中，BRAM瓦片具有与五个CLB相同的高度，但也可使用其它数目(例如，四个)。除了适当数目的可编程互连元件之外，DSP瓦片606还可包含DSP逻辑元件(“DSPL”)614。IOB 604除了可编程互连元件611的一个例项外还可包含(例如)输入/输出逻辑元件(“IOL”)615的两个例项。如所属领域的技术人员将清楚的，连接到例如I/O逻辑元件615的实际I/O衬垫通常未被限制到输入/输出逻辑元件615的区域中。
在所描绘的实例中，(图6中所示的)裸片的中心附近的水平区域用于配置、时钟以及其它控制逻辑。从此水平区域或列延伸的垂直列609用于横跨FPGA的宽度来分布时钟和配置信号。
一些利用图6中所说明的架构的FPGA包含额外的逻辑块，所述逻辑块破坏组成FPGA的较大部分的规则的柱状结构。所述额外逻辑块可以是可编程块和/或专用逻辑。举例来说，处理器块610跨越CLB和BRAM的若干列。处理器块610可范围从单一微处理器到微处理器、存储器控制器、外围装置等的完 整可编程处理系统的各种组件。
应注意，图6意图仅说明示范性FPGA架构。举例来说，行中的逻辑块的数目、行的相对宽度、行的数目和次序、包含在行中的逻辑块的类型、所述逻辑块的相对尺寸，以及包含在图6顶部的互连/逻辑实施方案纯粹是示范性的。举例来说，在实际的FPGA中，CLB的一个以上相邻行通常包含在CLB出现处，以促进用户逻辑的有效实施，但邻近CLB行的数目随FPGA总体大小的变化而变化。此外，图6的FPGA说明可以采用本文中描述的互连电路的实例的可编程IC的一个实例。本文中描述的互连电路可以用于其它类型的可编程IC中，例如复杂可编程逻辑装置(CPLD)，或具有用于选择性地耦合逻辑元件的可编程互连结构的任何类型的可编程IC。
FPGA 600可包含电流模式逻辑电路650。电流模式逻辑电路650可包含耦合到相应一或多个交叉耦合的有源电感负载212的一或多个差分输出。
虽然前述内容针对具体实例，但可在不脱离本发明的基本范围的情况下设计其它和进一步实例，并且本发明的范围由所附权利要求书确定。

Claims (15)

1.一种电流模式逻辑电路，其包括：
差分晶体管对，其具有经配置以接收差分输入电压的差分输入端口，经配置用于耦合到电流源的偏压端口，和差分输出端口；以及
负载电路，其耦合到所述差分输出端口，所述负载电路包括：
有源电感负载；
交叉耦合的晶体管对；以及
开关，其耦合在所述交叉耦合的晶体管对与所述差分输出之间。
2.根据权利要求1所述的电流模式逻辑电路，其中所述有源电感负载包括耦合到所述差分晶体管对中的第一晶体管的第一有源电感器和耦合到所述差分晶体管对中的第二晶体管的第二有源电感器，所述第一有源电感器和所述第二有源电感器中的每一者包括晶体管和耦合在所述晶体管的栅极与漏极之间的电阻。
3.根据权利要求2所述的电流模式逻辑电路，其中所述第一有源电感器和所述第二有源电感器中的每一者中的所述电阻包括可编程电阻器。
4.根据权利要求2所述的电流模式逻辑电路，其中，对于所述第一有源电感器和所述第二有源电感器中的每一者，所述晶体管包括具有耦合到电源电压的源极的p沟道晶体管，所述晶体管的所述漏极耦合到所述差分输出端口的相应输出端口。
5.根据权利要求2所述的电流模式逻辑电路，其中所述开关包括第一对p沟道晶体管，所述第一对p沟道晶体管具有耦合到所述差分输出端口的相应漏极和经耦合以接收控制信号的相应栅极。
6.根据权利要求5所述的电流模式逻辑电路，其中所述交叉耦合的晶体管对包括第二对p沟道晶体管，所述第二对p沟道晶体管具有耦合到电源电压的相应源极和耦合到所述开关的所述第一晶体管对的相应源极的相应漏极。
7.根据权利要求6所述的电流模式逻辑电路，其中所述开关的所述第一对p沟道晶体管的晶体管宽度小于所述交叉耦合的晶体管对的所述第二对p沟道晶体管的晶体管宽度。
8.根据权利要求1所述的电流模式逻辑电路，其中所述差分晶体管对包括 一对n沟道晶体管，所述对n沟道晶体管具有耦合到所述差分输出端口的相应漏极，耦合到所述差分输入端口的相应栅极，和耦合到所述偏压端口的相应源极。
9.根据权利要求8所述的电流模式逻辑电路，其进一步包括耦合到所述偏压端口的所述电流源。
10.一种电流模式逻辑电路，其包括：
多个电流模式逻辑单元，其经耦合以执行逻辑运算、所述电流模式逻辑单元中的每一者包括：
差分晶体管对，其具有经配置以接收差分输入电压的差分输入端口，经配置用于耦合到电流源的偏压端口，和差分输出端口；以及
负载电路，其耦合到所述差分输出端口，所述负载电路包括：
有源电感负载；
交叉耦合的晶体管对；以及
开关，其耦合在所述交叉耦合的晶体管对与所述差分输出之间。
11.根据权利要求10所述的电流模式逻辑电路，其中所述有源电感负载包括耦合到所述差分晶体管对中的第一晶体管的第一有源电感器和耦合到所述差分晶体管对中的第二晶体管的第二有源电感器，所述第一有源电感器和所述第二有源电感器中的每一者包括晶体管和耦合在所述晶体管的栅极与漏极之间的电阻。
12.根据权利要求11所述的电流模式逻辑电路，其中所述开关包括第一对p沟道晶体管，所述第一对p沟道晶体管具有耦合到所述差分输出端口的相应漏极和经耦合以接收控制信号的相应栅极。
13.根据权利要求12所述的电流模式逻辑电路，其中所述交叉耦合的晶体管对包括第二对p沟道晶体管，所述第二对p沟道晶体管具有耦合到电源电压的相应源极和耦合到所述开关的所述第一晶体管对的相应源极的相应漏极。
14.根据权利要求13所述的电流模式逻辑电路，其中所述开关的所述第一对p沟道晶体管的晶体管宽度小于所述交叉耦合的晶体管对的所述第二对p沟道晶体管的晶体管宽度。
15.根据权利要求10所述的电流模式逻辑电路，其中所述差分晶体管对包括一对n沟道晶体管，所述对n沟道晶体管具有耦合到所述差分输出端口的相应 漏极，耦合到所述差分输入端口的相应栅极，和耦合到所述偏压端口的相应源极。
CN201620116247.4U 2015-02-27 2016-02-05 具有广操作范围的电流模式逻辑电路 Active CN205657675U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/634,646 US9722604B2 (en) 2015-02-27 2015-02-27 Current-mode logic circuit having a wide operating range
US14/634,646 2015-02-27

Publications (1)

Publication Number Publication Date
CN205657675U true CN205657675U (zh) 2016-10-19

Family

ID=56799731

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201620116247.4U Active CN205657675U (zh) 2015-02-27 2016-02-05 具有广操作范围的电流模式逻辑电路

Country Status (2)

Country Link
US (1) US9722604B2 (zh)
CN (1) CN205657675U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108075765A (zh) * 2016-11-15 2018-05-25 财团法人工业技术研究院 感测器接口电路和感测器输出调整方法
CN117318701A (zh) * 2023-11-29 2023-12-29 深圳飞骧科技股份有限公司 一种电平转换器

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9667236B1 (en) * 2016-01-29 2017-05-30 Xilinx, Inc. Phase interpolator with improved linearity at quadrant boundaries
US10256998B1 (en) 2018-05-03 2019-04-09 Micron Technology, Inc. Reducing supply noise in current mode logic transmitters

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236011B2 (en) * 2004-09-20 2007-06-26 Analog Devices, Inc. High-speed differential logic buffer
US7560957B2 (en) * 2005-07-12 2009-07-14 Agere Systems Inc. High-speed CML circuit design
US7358787B2 (en) * 2006-02-28 2008-04-15 International Business Machines Corporation Dual operational mode CML latch
US8497723B2 (en) * 2011-11-18 2013-07-30 Advanced Micro Devices, Inc. Low-hysteresis high-speed differential sampler
US9053817B2 (en) * 2013-03-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Amplifier
US9679509B2 (en) * 2014-05-01 2017-06-13 Samsung Display Co., Ltd. Positive feedback enhanced switching equalizer with output pole tuning

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108075765A (zh) * 2016-11-15 2018-05-25 财团法人工业技术研究院 感测器接口电路和感测器输出调整方法
CN108075765B (zh) * 2016-11-15 2021-07-23 财团法人工业技术研究院 感测器接口电路和感测器输出调整方法
CN117318701A (zh) * 2023-11-29 2023-12-29 深圳飞骧科技股份有限公司 一种电平转换器
CN117318701B (zh) * 2023-11-29 2024-03-08 深圳飞骧科技股份有限公司 一种电平转换器

Also Published As

Publication number Publication date
US20160254813A1 (en) 2016-09-01
US9722604B2 (en) 2017-08-01

Similar Documents

Publication Publication Date Title
CN205657675U (zh) 具有广操作范围的电流模式逻辑电路
JP4669292B2 (ja) 半導体装置
US6342816B1 (en) Voltage limiting bias circuit for reduction of hot electron degradation effects in MOS cascode circuits
US20090219054A1 (en) Current mode logic digital circuits
US7605636B2 (en) Power gating structure, semiconductor including the same and method of controlling a power gating
KR100669106B1 (ko) 차동 회로
KR101125535B1 (ko) 주파수 분주기
TWI464862B (zh) 功率放大器
Gogineni et al. Effect of substrate contact shape and placement on RF characteristics of 45 nm low power CMOS devices
KR102609921B1 (ko) 능동 인덕터 동작 범위 및 피킹 이득을 증가시키는 방법
CN104734689A (zh) 低功率的静电放电鲁棒的线性驱动器
US7205830B2 (en) Analog MOS circuits having reduced voltage stress
US6903539B1 (en) Regulated cascode current source with wide output swing
US7132727B2 (en) Layout technique for C3MOS inductive broadbanding
US6507245B2 (en) Amplifier that is driven in a complementary manner
US5479135A (en) Method of ultra-high frequency current amplification using MOSFET devices
KR20010015039A (ko) 선형화기
Maqbool et al. EMI-related common-mode (CM) noise analysis and prediction of high-speed source-series terminated (SST) I/O driver in system-on-package (SOP)
Kannan Fundamental blocks of single ended LVCMOS output buffer-a circuit level design guideline
KR101518623B1 (ko) 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기
JP2018101838A (ja) アナログスイッチ回路
JP2002208848A (ja) 半導体スイッチ回路
CN117850534A (zh) 一种源跟随器、源跟随器应用电路和芯片
KR101480224B1 (ko) 피드포워드 신호를 이용한 전력 증폭기
MEHTA et al. Encryption using Pseudomorphic HEMT Structure

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant