CN205356296U - 电路系统、主电路和从电路 - Google Patents

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Abstract

提供了一种电路系统、主电路和从电路。第一电路与第二电路通过具有时钟线路和数据线路的双线总线耦合在一起。通过将时钟线路和数据线路设置到不同的电势电平，功率信号通过双线总线被提供给第二电路。在时钟线路被设置在第一电势电平时，通过根据要被传输的比特的状态将数据线路设置到一个电势电平，来从第一电路和第二电路中的一个电路向第一电路和第二电路中的另一个电路传输比特。响应于时钟线路从第一电势电平转变到与第一电势电平不同的第二电势电平，读取数据线路。

Description

电路系统、主电路和从电路
技术领域
本公开内容涉及被连接在双线总线上的主电路与从电路之间的数据通信。
背景技术
双线总线包括传达数据信号的导体和传达时钟或同步信号的导体。在双线总线中，传达数据信号的导体通常在静止状态(quiescentstate)时处于不同于接地的电势，通常是处于正电势、诸如电源电势。根据使得数据接收器能够解码数据的一种编码，通过将传达数据信号的导体拉到接地电势，数据被传输。已知许多使用双线总线的通信协议、例如I2C类型协议。
在一般系统中，被连接在双线总线上的不同电路通常由不同于双线总线的导体的一个或多个导体来供电，并且这些不同电路具有对所有电路而言共同的基准电势，例如接地电势。
实用新型内容
本实用新型的目的在于实现主电路与从电路之间的数据通信。
在一个实施例中，一种电路系统包括：第一电路；第二电路；以及将第一电路耦合到第二电路的双线总线，该双线总线包括时钟线路和数据线路，其中在操作时，第一电路通过将时钟线路和数据线路设置到不同的电势电平，来选择性地通过双线总线向第二电路提供功率信号；在时钟线路被设置在第一电势电平时，第一电路和第二电路中的一个电路通过根据要被传输的比特的状态将数据线路设置在一个电势电平，来选择性地向第一电路和第二电路中的另一个电路传输比特；以及第一电路和第二电路中的另一个电路响应于时钟线路从第一电势电平转变到与第一电势电平不同的第二电势电平，读取数据线路。在一个实施例中，第一电路是主电路，并且第二电路是从电路。在一个实施例中，在操作时，主电路通过在时钟线路处于第二电势电平时促使数据线路的第一类型的转变，来选择性地唤醒从电路。在一个实施例中，在操作时，主电路通过在时钟线路处于第二电势电平时促使数据线路的第二类型的转变，来选择性地将从电路设置到备用模式。在一个实施例中，第一类型的转变是下降沿转变，并且第二类型的转变是上升沿转变。在一个实施例中，选择性地提供功率信号包括：在比特从第一电路传输到第二电路期间，在时钟线路处于第一电势电平时，并且在根据要被传输的比特的状态设置数据线路之前，第一电路将数据线路设置到与第一电势电平不同的电势电平。在一个实施例中，第一电路由参考第一电势的电压供电，并且包括将第一电势耦合到总线的数据线路的第一开关；第二电路具有高电势节点和低电势节点，并且包括将数据线路耦合到低电势节点的第二开关；并且电阻元件被耦合在数据线路和第二电势电平之间。在一个实施例中，第二电路包括耦合在双线总线与高电势节点和低电势节点之间的整流电路，并且整流电路在操作时从双线总线提取功率。在一个实施例中，上述双线总线是第一双线总线，并且该系统包括：第二从电路；以及第二双线总线，第二双线总线具有时钟线路和数据线路并且将主电路耦合到第二从电路。在一个实施例中，第一双线总线和第二双线总线共享共同的时钟线路和共同的数据线路中的至少一个。
在一个实施例中，一种主电路包括第一电势节点；第二电势节点；第一总线节点，第一总线节点在操作时向双线总线的时钟线路输出时钟信号；第二总线节点，第二总线节点在操作时耦合到双线总线的数据线路；以及控制电路，控制电路在操作时：通过将时钟信号和数据信号设置到不同的电势电平，来选择性地向第一总线节点和第二总线节点提供功率信号；在时钟信号被设置在第一电势电平时，通过根据要被传输的比特的状态来将数据信号设置在一个功率电平处，来传输比特；以及通过响应于时钟信号从第一电势电平转变到与第一电势电平不同的第二电势电平而读取第二总线节点，来读取比特。在一个实施例中，控制电路在操作时选择性地通过在时钟信号处于第二电势电平时促使数据信号的第一类型的转变，来选择性地向从电路传输唤醒信号。在一个实施例中，控制电路在操作时通过在时钟信号处于第二电势电平时促使数据信号的第二类型的转变，来选择性地向从电路传输备用信号。在一个实施例中，选择性地提供功率信号包括：在时钟信号处于第一电势电平时比特的传输期间，并且在根据要被传输的比特的状态设置数据信号之前，将数据信号设置到与第一电势电平不同的电势电平。在一个实施例中，该主电路包括：耦合在第一电势节点与第二总线节点之间的整流元件；以及耦合在第二总线节点与第二电势节点之间的开关，其中在操作时控制电路通过控制该开关来生成数据信号。
在一个实施例中，一种从电路包括：第一总线节点，第一总线节点在操作时耦合到双线总线的时钟线路；第二总线节点，第二总线节点在操作时耦合到双线总线的数据线路；以及控制电路，控制电路在操作时：当在第一总线节点处接收到的时钟信号和在第二总线节点处接收到的数据信号处于不同的电势电平时，从第一总线节点和第二总线节点提取功率信号；在接收到的时钟信号被设置在第一电势电平时，通过根据要被传输的比特的状态将第二总线节点处的数据信号设置到一个电势电平，来传输比特；以及通过响应于接收到的时钟信号从第一电势电平转变到与第一电势电平不同的第二电势电平而读取第二总线节点，来读取比特。在一个实施例中，控制电路在操作时响应于在时钟信号处于第二电势电平时接收到的数据信号的第一类型的转变，促使从电路进入唤醒模式。在一个实施例中，控制电路在操作时响应于在时钟信号处于第二电势电平时接收到的数据信号的第二类型的转变，促使从电路进入备用模式。在一个实施例中，该从电路包括：耦合至第一总线节点和第二总线节点的整流电路，其中整流电路在操作时提取功率信号并且将功率信号提供给高电势节点和低电势节点；耦合在高电势节点与低电势节点之间的电容；以及耦合在第二总线节点与低电势节点之间的开关。
通过本实用新型的各个实施例，由主电路或从电路对双线总线的读取被差异化地执行，使得从电路与主电路不会共享共同的基准电势。
附图说明
图1是包括双线总线上的主电路和从电路的系统的实施例的部分框图；
图2示出了图示唤醒图1的系统的从电路的实施例的时序图；
图3示出了图示从图1的系统的主电路到从电路的示例传输的时序图；
图4示出了图示从图1的系统的从电路到主电路的示例传输的时序图；以及
图5示出了图示在从主电路到从电路的传输之后将图1的系统的从电路设置为备用的实施例的时序图。
具体实施方式
在接下来的描述中，提供了各种具体细节，以便尽可能地促进对以示例方式提供的实施例的理解。这些实施例可以在有或者没有具体细节的情况下被实施，或者在具有其他方法、组件或材料等的情况下被实施。在其它情况下，熟知的结构、材料或操作未被详细示出或描述，从而将不会模糊这些实施例的方面。在本描述的框架中对“实施例”或者“一个实施例”的引用指的是结合实施例所描述的给定特质、结构或特征被包括在至少一个实施例中。因此，诸如“在实施例中”或者“在一个实施例中”的短语出现在本描述的各个地方并非必要地指代一个且同一个实施例。此外，特质、结构或特征可以以任何方便的方式被组合在一个或多个实施例中。
在此提供的标记和引用仅仅为了方便读者，并且不会限定实施例的范围或者含义。
相同的要素在不同的附图中已经用相同的参考标号表示，除非上下文指示其他方式，并且进一步的，各个附图不是按比例描绘的。为了清楚，仅对理解所描述的实施例有用的这些元素被示出并且详细化。
图1是包括双线总线上的主电路和从电路的系统的实施例的部分框图。
主电路1和从电路3由双线总线60连接。双线总线60包括导体5，导体5传达电路1的端子7与电路3的端子9之间的数字同步信号CLK。由主电路3提供的信号CLK在周期性的或者不是周期性的，并且可以具有任何占空比和频率。总线60进一步包括导体11，导体11传达电路1的端子13与电路3的端子15之间的数字数据信号DATA。该总线可以是双向的。电阻元件16将导体11耦合到高的正电势，在这个示例中，是主电路1的电源电势VDD。主电路1包括耦合到电源电势VDD的端子17和耦合到基准电势GND的端子18。
从电路3包括电压整流器19、用于在总线60上进行读取并且可能进行写入的电路21、以及电容23。整流桥19包括分别耦合到从电路3的端子15和9的两个输入端子25和27，以及分别耦合到电容23的电极33和35的两个输出端子29和31。电路21包括分别耦合到电容23的电极33和35的两个端子37和39、以及分别耦合到电路3的端子9和15的两个端子41和43。
当信号CLK和DATA处于相反电平时，整流桥19在它的输出端子31与29之间传递非零的正电压，以便对电容23进行充电。因此，在电路21的端子37上可得到高电势VH，并且在电路21的端子39上可得到低电势VL，这可以能够对从电路3进行供电，如果后者没有电池型电源或者其他电源的话。
进一步地，从电路3的电路21包括开关51，并且主电路1包括开关53。由电路21的信号CTRLS控制的开关51将端子43耦合到端子39，并且电路1具有由电路1的信号CTRLM控制的开关53，该开关53将端子13耦合到端子18。开关51和53例如以MOS晶体管的形式被制造。
在静止状态中，开关51和53关闭并且导体11由电阻元件16拉到电源电势VDD。信号DTA然后处于基本上等于电势VDD的高电平，如果电阻元件16中的电压降忽略不计的话。在比特的传输时，在不同时间(这取决于所采用的通信协议)处，导体11在开关53打开时被拉到基准电势GND，或者在开关51打开并且开关53关闭时被被拉到端子39的低电势VL。信号DATA然后处于低电平，在下文中被标记为GND/VL。
在这样的系统中，当信号CLK和DATA处于相同电平(高电平或低电平)时，整流桥不传递电压。整流桥19因此仅在信号CLK和DATA处于相反电平时向电路21供电。
根据一个实施例，将接收电路对信号DATA的比特的存储或读取提供为发生在信号CLK的上升沿上，如果信号DATA处于高电平，那么该比特处于状态“1”，并且如果信号DATA处于低电平，那么该比特处于状态“0”。
进一步地，当对信号DATA在信号CLK的边沿的时间处的切换进行参考时，在实践中，信号DATA的电平切换发生在这些边沿稍后的时间处。例如，信号DATA这样的电平切换发生在信号CLK的边沿之后，具有从信号CLK的电平的持续时间的1％到10％范围的延迟。
如所图示的，第一电路1和第二电路2均包括控制电路，控制电路包括处理电路P、一个或多个存储器M和离散电路DC。控制电路的处理电路P、一个或多个存储器M和离散电路DC可以单独地或者以各种组合来执行第一和第二电路的一个或多个功能，诸如生成控制信号CTRLM和CTRLS、生成时钟信号、生成数据信号、生成要被传输的数据、处理接收到的时钟信号、处理接收到的数据信号等等。
图2示出了图示从电路的唤醒的时序图。这些时序图示出了信号CLK、CTRLS、CTRLM和DATA的变化。为了简化，信号CLK和DATA的电平切换被认为是瞬时的。进一步地，信号CTRLS和CTRLM被示意性示出，每个信号CTRLS、CTRLM包括状态S1和状态S2，在状态S1中，对应的开关53、51关闭，并且在状态S2中，开关打开。
假设从电路在初始状态中处于备用，例如，在图1的系统的开始之后，或者在将从电路设置到备用之后(这将关于图5进行描述)。在唤醒时，主电路设置信号DATA以使得在信号CLK处于高电平时信号DATA具有下降沿。
在时间t0与t1之间图示了初始状态，在该状态中，默认地，从电路3的开关51关闭(CTRLS处于状态S1)并且信号CLK处于高电平、基本上等于电势VDD。信号CTRLM的状态并且因此信号DATA的电平在时间t0与t1之间是无关紧要的。
在时间t1处，主电路将信号CLK设置到低电平，在这个示例中，基本上等于电势GND。进一步地，如果主电路的开关53是打开的(CTRLM处于状态S2)，主电路通过关闭它的开关53(CTRLM处于状态S1)而将信号DATA设置到高电平。在时间t3处，在信号CLK的下一个上升沿(时间t2)之后，主电路将信号DATA设置到低电平(CTRLM处于状态S2)。在信号CLK处于高电平并且唤醒时，从电路看到信号DATA的下降沿。
诸如关于图2所描述的唤醒方法的优点在于，由从电路从总线进行的读取在此在信号DATA的下降沿处被差异化地执行，这使得从电路不会与主电路共享共同的基准电势。进一步地，由于信号CLK和DATA在时间t1与t2之间处于相反电平的事实，电路21在时间t3处在信号DATA的下降沿处被供电。
图3示出了图示由主电路向从电路传输词语(在这个示例中是四比特的词语“1”、“0”、“0”和“1”)的时序图。这些时序图以与图2相同的方式示出了信号CLK、CTRLS、CTRLM和DATA的变化。
默认地，从电路的开关51是关闭的(CTRLS处于状态S1)。因此，信号DATA的电平仅仅取决于主电路的开关53的状态。为了从主电路向从电路传输词语的比特，主电路在信号CLK的上升沿周围的两个时间之间将信号DATA设置到与要被传输的比特的状态对应的电平。从电路在信号CLK的这个上升沿处读取该比特。
在所示出的示例中，四个比特从主电路到从电路的连续传输在诸如关于图2所描述的唤醒步骤(时间t3)之后发生。该词语的四个比特在时间t3之后在与信号CLK的四个连续上升沿对应的时间t5、t8、t11和t13处由从电路读取。
在与时间t3之后且时间t5(信号CLK的上升沿)之前的信号CLK的下降沿对应的时间t4处，主电路将信号DATA设置到高电平(CTRLM处于状态S1)以传输处于状态“1”的比特。在时间t5处，从电路读取信号DATA的处于状态“1”的第一个比特。主电路保持它的开关的状态不变、在此是关闭状态(CTRLM处于状态S1)，至少直到信号CLK的下一个下降沿(时间t6)。
在时间t7处，在时间t6之后并且在时间t8(信号CLK的上升沿)之前，主电路将信号DATA设置到低电平(CTRLM处于状态S2)以便传输处于“0”的比特。在时间t8处，从电路读取信号DATA的处于状态“0”的第二个比特。主电路保持它的开关的状态不变、在此是打开状态(CTRLM处于状态S2)，直到信号CLK的下一个下降沿(时间t9)。
在时间t9处，主电路将信号DATA设置到高电平(CTRLM处于状态S1)，与信号CLK的低电平相反。在时间t9之后且在时间t11(信号CLK的上升沿)之前的时间t10处，主电路将信号DATA设置到低电平(CTRLM处于状态S2)以便传输处于“0”的比特。在时间t11处，从电路读取信号DATA的处于状态“0”的第三个比特。主电路保持它的开关的状态不变、在此是打开状态(CTRLM处于状态S2)，直到信号CLK的下一个下降沿(时间t12)。
在时间t12处，主电路将信号DATA设置到高电平(CTRLM处于状态S1)以传输处于“1”的比特。在时间t13(信号CLK的上升沿)处，从电路读取信号DATA的处于状态“1”的第四个比特。
在该词语由主电路到从电路的传输的末尾，信号CLK保留在高电平。
诸如关于图3描述的传输方法的优点在于，由从电路从总线进行的读取在此在信号CLK的上升沿处被差异化地执行，这使得从电路不会与主电路共享共同的基准电势。进一步地，信号DATA在时间t3与t5、t6与t7、t8与t10、以及t11与t13之间处于信号CLK电平的相反电平，这使得从电路的电路21在读取比特时在信号CLK的上升沿上被供电。
在实践中，在关于图3所描述的方法中，为了信号DATA被恰当地读取，也就是说，为了信号DATA由从电路存储，在时间t7与t8之间以及在t10与t11之间的时间大于或等于信号DATA的稳定化的时间。这样的稳定化时间取决于所使用的技术，并且与将信号CLK的两个连续下降沿分离开来的时间相比而言这个稳定化时间通常较短。因此，在传输处于状态“0”的比特时，信号CLK和DATA仅在较短时间中处于相同电平。
图4示出了图示由从电路向主电路传输词语(在这个示例中是四比特的词语“0”、“1”、“0”和“1”)的时序图。这些时序图以与图2和3相同的方式示出了信号CLK、CTRLS、CTRLM和DATA的变化。
为了由从电路向主电路传输词语的比特，主电路关闭它的开关53(CTRLM处于状态S1)，以使得信号DATA的电平仅仅取决于从电路的开关51的状态。从电路然后在信号CLK的上升沿周围的两个连续下降沿之间将信号DATA设置到与要被传输的比特的状态对应的电平。主电路在信号CLK的这个上升沿处读取该比特。
在所示出的示例中，该词语的四个比特在与信号CLK的四个连续上升沿对应的时间t15、t17、t19和t21处由主电路读取。
在与时间t15之前到来的、与信号CLK的下降沿对应的时间t14处，从电路将信号DATA设置到低电平(CTRLS处于状态S2)以传输处于状态“0”的比特。在时间t15(信号CLK的上升沿)处，主电路读取信号DATA的处于状态“0”的第一个比特。
在与时间t15之后且在时间t17之前到来的、与信号CLK的下降沿对应的时间t16处，从电路将信号DATA设置到高电平(CTRLS处于状态S1)以传输处于状态“1”的比特。在时间t17(信号CLK的下降沿)处，主电路读取信号DATA的处于状态“1”的第二个比特。
以与第一个比特在时间t14与t16之间的传输相同的方式，执行处于状态“0”的第三个比特在与时间t19(信号CLK的上升沿)周围的信号CLK的两个连续下降沿对应的t18与t20之间的传输。
在时间t21的信号CLK的上升沿之前的时间t20处，从电路将信号DATA设置到高电平(CTRLS处于状态S1)以传输处于状态“1”的比特。在时间t21(信号CLK的下降沿)处，主电路读取信号DATA的处于状态“1”的第四个比特。
在该词语由从电路到主电路的传输的末尾，信号CLK保留在高电平。由于从电路没有看到信号CLK上的下降沿的事实，信号DATA维持在与主电路读取的最后一个比特的状态对应的电平、在这个示例中是高电平。
诸如关于图4描述的传输方法的优点在于，再一次地，由主电路对总线的读取被差异化地执行。另一个优点在于，从电路的开关的状态切换由信号CLK的电平转变来触发，这使得同步信号能够由主电路提供。
图5示出了图示在词语由主电路传输到从电路之后将从电路设置为备用的实施例的时序图。这些时序图以与图2、3和4相同的方式示出了信号CLK、CTRLS、CTRLM和DATA的变化。
在设置到备用时，主电路设置信号DATA，以使得在信号CLK处于高电平时信号DATA具有上升沿。再一次，总线的读取被差异化地执行。一旦从电路处于备用，从电路可以根据关于图2描述的方法被唤醒回来。
在如关于图3描述的词语由主电路到从电路的传输(时间t22)之后，信号CLK处于高电平，从电路的开关被关闭(CTRLS处于状态S1)，并且信号DATA处于与最后一个传输的比特的状态对应的电平。
在时间t22之后的时间t23处，主电路将信号CLK设置到低电平。在时间t23之后的时间t24处，如果信号DATA处于高电平，主电路将信号DATA设置到低电平(CTRLM处于状态S2)。在时间t24之后的时间t25处，主电路将信号CLK设置到高电平。在时间t25之后的时间t26处，主电路将信号DATA设置到高电平(CTRLM处于状态S1)。从电路在信号CLK处于高电平时看到信号DATA的上升沿，并且设置到备用。
一旦从电路处于备用并且同时信号CLK处于低电平，主电路可以修改信号DATA的电平以对从电路3的电容23进行充电。
在先前关于图1至5描述的通信方法的实施例中，通过在信号CLK处于低电平时将信号DATA设置到对应的电平，来传输处于状态“1”或“0”的比特，并且通过在信号CLK处于高电平时信号DATA的转变来将从电路设置到备用或唤醒。
在先前的描述中，除非另外地指出，术语“基本上”指的是在电势VDD的10％之内，例如在电势VDD的5％之内。
在应用示例中，电容23具有10nF的值，并且电势VDD等于2.5V。字节的传输的时间然后可以在20到30μs的范围，例如大约26μs。进一步地，在这个应用示例中，在一个字节的传输与下一个字节的传输之间，主电路可以在从5到15μs内、例如在大约10μs内将信号CLK维持在高电平并且将信号DATA维持在低电平，以便对电容进行充电。然后可以观察到，平均传输速率在从250到300kbits.s-1、例如大约270kbits.s-1的范围，
已经描述了具体实施例。本领域技术人员将得到各种更改、修改和改进。具体地，尽管已经描述了比特的读取在信号CLK的上升沿上被执行的传输方法，这个方法还可以应用在比特的读取在信号CLK的下降沿上被执行的情况中。在这种情况下，通过在信号CLK处于高电平时将信号DATA设置到对应的电平来传输处于状态“1”或“0”的比特，并且通过在信号CLK处于低电平时信号DATA的转变来将从电路设置到备用或者唤醒。类似地，已经关于信号DATA的下降沿和上升沿描述了唤醒和设置到备用的步骤。这个方法还应用在唤醒和设置到备用的步骤关于信号DATA的上升沿和下降沿来执行的情况中。
先前已经指出，当信号DATA处于高电平时，比特处于状态“1”，并且当信号DATA处于低电平时，比特处于状态“0”。这个编码可以反过来。进一步地，尽管已经描述了具有四个或者八个比特的词语的传输，该传输方法也应用到单个比特或者包括任何数目的比特的词语的传输。
尽管包括单个从电路的系统已经在图1中被示出，本领域技术人员将能够把先前描述的通信方法的实施例应用到包括多个从电路的系统，例如通过将通信方法与已知的从电路寻址协议进行组合来应用。进一步地，尽管已经描述了其中传达数据信号DATA的总线导体在静止状态中处于高电平的系统，通信方法还应用到其中导体在静止状态中处于低电平的情况。进一步地，传输、唤醒和设置到备用的方法还应用在其中电压整流桥具有半波类型的情况以及其中从电路3包括电池类型或者其他类型的电源而不是与电容相关联的整流桥的情况。最后，通信方法的某些步骤还应用在单向总线的情况中。
这样的更改、修改和改进旨在于成为本公开内容的一部分，并且旨在于处于本公开内容的精神和范围之内。由此，前述描述仅仅是示例，并且不旨在于是限制性的。
一些实施例可以采用计算机程序产品的形式或者包括计算机程序产品。例如，根据一个实施例，提供了一种计算机可读介质，该介质包括计算机程序，该计算机程序被适配为执行以上描述的方法或功能中的一个或多个方法或功能。该介质可以是物理存储介质，诸如举例而言，只读存储器(ROM)芯片或者磁盘，诸如数字通用磁盘(DVD-ROM)、紧缩磁盘(CD-ROM)、硬盘、存储器、网络、或者由合适的驱动器或者经由合适的连接而被读取的便携式介质物品，包括如被编码在一个或多个条码或者被存储在一个或多个这样的计算机可读介质上并且通过合适的读取设备而可读的其他相关代码。
此外，在一些实施例中，系统和/或模块和/或电路和/或框中的一些可以以其他方式被实施或提供，诸如至少部分地以固件和/或硬件来实施或提供，固件和/或硬件包括但不限于一个或多个专用集成电路(ASIC)、数字信号处理器、离散电路、逻辑门、标准集成电路、状态机、查找表、控制器(例如，通过执行合适的指令并且包括微控制器和/或嵌入式控制器)、现场可编程门阵列(FPGA)、复杂可编程逻辑设备(CPLD)等等，以及采用RFID技术的设备，以及上述的各种组合。
以上描述的各种实施例可以被组合以提供另外的实施例。这些实施例的方面可以被修改(如果必要的话)以采用各种专利、申请和公开的概念来提供又进一步的实施例。
根据上述详细描述，可以对实施例进行这些和其他改变。一般而言，在所附权利要求书中，所使用的术语不应当被认为将权利要求限制到说明书和权利要求书中公开的具体实施例，而是应当被认为包括所有可能的实施例，伴随有权利要求标明的等同方式的全部范围。由此，权利要求不受公开内容的限制。

Claims (19)

1.一种电路系统，其特征在于，包括：
第一电路；
第二电路；以及
将所述第一电路耦合到所述第二电路的双线总线，所述双线总线包括时钟线路和数据线路，其中在操作时，
所述第一电路通过将所述时钟线路和所述数据线路设置到不同的电势电平，来选择性地通过所述双线总线向所述第二电路提供功率信号；
在所述时钟线路被设置在第一电势电平时，所述第一电路和所述第二电路中的一个电路通过根据要被传输的比特的状态将所述数据线路设置在一个电势电平，来选择性地向所述第一电路和所述第二电路中的另一个电路传输所述比特；以及
所述第一电路和所述第二电路中的所述另一个电路响应于所述时钟线路从所述第一电势电平转变到与所述第一电势电平不同的第二电势电平，读取所述数据线路。
2.根据权利要求1所述的系统，其特征在于，其中所述第一电路是主电路，并且所述第二电路是从电路。
3.根据权利要求2所述的系统，其特征在于，其中在操作时，所述主电路通过在所述时钟线路处于所述第二电势电平时促使所述数据线路的第一类型的转变，来选择性地唤醒所述从电路。
4.根据权利要求3所述的系统，其特征在于，其中在操作时，所述主电路通过在所述时钟线路处于所述第二电势电平时促使所述数据线路的第二类型的转变，来选择性地将所述从电路设置到备用模式。
5.根据权利要求4所述的系统，其特征在于，其中所述第一类型的所述转变是下降沿转变，并且所述第二类型的所述转变是上升沿转变。
6.根据权利要求1所述的系统，其特征在于，其中所述选择性地提供功率信号包括：在比特从所述第一电路传输到所述第二电路期间，在所述时钟线路处于所述第一电势电平时，并且在根据要被传输的所述比特的所述状态设置所述数据线路之前，所述第一电路将所述数据线路设置到与所述第一电势电平不同的电势电平。
7.根据权利要求1所述的系统，其特征在于，其中：
所述第一电路由参考所述第一电势的电压供电，并且包括将所述第一电势耦合到所述总线的所述数据线路的第一开关；
所述第二电路具有高电势节点和低电势节点，并且包括将所述数据线路耦合到所述低电势节点的第二开关；并且
所述系统包括耦合在所述数据线路与所述第二电势电平之间的电阻元件。
8.根据权利要求7所述的系统，其特征在于，其中所述第二电路包括耦合在所述双线总线与所述高电势节点和低电势节点之间的整流电路，并且所述整流电路在操作时从所述双线总线提取功率。
9.根据权利要求2所述的系统，其特征在于，其中所述双线总线是第一双线总线，所述系统包括：
第二从电路；以及
第二双线总线，所述第二双线总线具有时钟线路和数据线路并且将所述主电路耦合到所述第二从电路。
10.根据权利要求9所述的系统，其特征在于，其中所述第一双线总线和所述第二双线总线共享共同的时钟线路和共同的数据线路中的至少一个。
11.一种主电路，其特征在于，包括：
第一电势节点；
第二电势节点；
第一总线节点，所述第一总线节点在操作时向双线总线的时钟线路输出时钟信号；
第二总线节点，所述第二总线节点在操作时耦合到所述双线总线的数据线路；以及
控制电路，所述控制电路在操作时：
通过将所述时钟信号和数据信号设置到不同的电势电平，来选择性地向所述第一总线节点和所述第二总线节点提供功率信号；
在所述时钟信号被设置在第一电势电平时，通过根据要被传输的比特的状态将所述数据信号设置在一个功率电平处，来传输所述比特；以及
通过响应于所述时钟信号从所述第一电势电平转变到与所述第一电势电平不同的第二电势电平而读取所述第二总线节点，来读取比特。
12.根据权利要求11所述的主电路，其特征在于，其中所述控制电路在操作时选择性地通过在所述时钟信号处于所述第二电势电平时促使所述数据信号的第一类型的转变，来选择性地向从电路传输唤醒信号。
13.根据权利要求12所述的主电路，其特征在于，其中所述控制电路在操作时通过在所述时钟信号处于所述第二电势电平时促使所述数据信号的第二类型的转变，来选择性地向所述从电路传输备用信号。
14.根据权利要求11所述的主电路，其特征在于，其中所述选择性地提供功率信号包括：在所述时钟信号处于所述第一电势电平时比特的传输期间，并且在根据要被传输的所述比特的所述状态设置所述数据信号之前，将所述数据信号设置到与所述第一电势电平不同的电势电平。
15.根据权利要求11所述的主电路，其特征在于，包括：
耦合在所述第一电势节点与所述第二总线节点之间的整流元件；以及
耦合在所述第二总线节点与所述第二电势节点之间的开关，其中在操作时所述控制电路通过控制所述开关来生成所述数据信号。
16.一种从电路，其特征在于，包括：
第一总线节点，所述第一总线节点在操作时耦合到双线总线的时钟线路；
第二总线节点，所述第二总线节点在操作时耦合到所述双线总线的数据线路；以及
控制电路，所述控制电路在操作时：
当在所述第一总线节点处接收到的时钟信号和在所述第二总线节点处接收到的数据信号处于不同的电势电平时，从所述第一总线节点和所述第二总线节点提取功率信号；
在接收到的时钟信号被设置在第一电势电平时，通过根据要被传输的比特的状态将所述第二总线节点处的数据信号设置到一个电势电平，来传输所述比特；以及
通过响应于接收到的时钟信号从所述第一电势电平转变到与所述第一电势电平不同的第二电势电平而读取所述第二总线节点，来读取比特。
17.根据权利要求16所述的从电路，其特征在于，其中所述控制电路在操作时响应于在所述时钟信号处于所述第二电势电平时接收到的数据信号的第一类型的转变，促使所述从电路进入唤醒模式。
18.根据权利要求16所述的从电路，其特征在于，其中所述控制电路在操作时响应于在所述时钟信号处于所述第二电势电平时接收到的数据信号的第二类型的转变，促使所述从电路进入备用模式。
19.根据权利要求16所述的从电路，其特征在于，包括：
耦合至所述第一总线节点和所述第二总线节点的整流电路，其中所述整流电路在操作时提取所述功率信号并且将所述功率信号提供给高电势节点和低电势节点；
耦合在所述高电势节点与所述低电势节点之间的电容；以及
耦合在所述第二总线节点与所述低电势节点之间的开关。
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